JPH0547130B2 - - Google Patents
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- Publication number
- JPH0547130B2 JPH0547130B2 JP61077602A JP7760286A JPH0547130B2 JP H0547130 B2 JPH0547130 B2 JP H0547130B2 JP 61077602 A JP61077602 A JP 61077602A JP 7760286 A JP7760286 A JP 7760286A JP H0547130 B2 JPH0547130 B2 JP H0547130B2
- Authority
- JP
- Japan
- Prior art keywords
- value
- logical value
- circuit
- logic
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000006243 chemical reaction Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000008054 signal transmission Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Description
〔産業上の利用分野〕
本発明は多値論理回路のうち特に４値論理信号
を２値論理信号に変換する４値２値変換回路に関
する。 〔従来の技術〕 半導体論理集積回路において、集積度が増すに
つれてその配線に要する面積のチツプ全体に占め
る割合は増加する。従来よりこの配線領域を減ら
す手段として多層配線技術が開発されて実用化さ
れている。 〔発明が解決しようとする問題点〕 上述した従来の多層配線技術では、配線ネツト
数は依然として増加する欠点がある。 そこでチツプ内の信号の伝送を４値で行なうこ
とにより配線数そのものを半減させる方式が提案
されている。 本発明の目的は、このチツプ内４値信号伝送方
式を実現するための回路の１つであり、４値論理
信号を２値論理信号に変換する４値２値変換回路
を提供することにある。 〔問題点を解決するための手段〕 本発明の４値２値変換回路は、電源電圧範囲を
４つの電圧範囲に分割しその分割された電圧範囲
に低電圧側から論理値０、１、２、３を割り当て
る４値論理信号を入力信号とする論理回路におい
て、論理値０および論理値１と、論理値２および
論理値３とを判定して２値信号で出力する第１の
判定回路と、論理値３を論理値２に、論理値２を
論理値１に変換する論理値減算回路と、論理値０
を論理値１に、論理値１を論理値２に変換する論
理値加算回路とを備え、前記４値入力信号が前記
第１の判定回路と前記論理値減算回路および前記
論理値加算回路に入力され、該第１の判定回路の
出力結果を第１の出力信号となし、更に該第１の
判定回路の判定結果が（論理値０または論理値
１）のときには前記論理値加算回路の出力信号を
第２の判定回路に通して得られる信号を選択し、
判定結果が（論理値２または論理値３）のときに
は前記論理値減算回路の出力信号を前記第２の判
定回路を通して得られる信号を選択して第２の出
力信号としている。 〔実施例〕 次に本発明について図面を参照して説明する。 第１図は本発明の一実施例を示すブロツク図で
ある。 ４値入力信号は入力端子１０に入力され、その
信号は判定回路１１、論理値加算回路１２、論理
値減算回路１３の入力信号となる。判定回路１
１，１５は４値入力信号が論理値０または論理値
１の時には２値論理信号０，１の論理値０を出力
し、４値入力信号が論理値２または論理値３の時
には２値論理値１を出力する。論理値加算回路１
２は４値入力信号が論理値０の時には４値論理値
１を出力し、４値入力信号が論理値１の時には４
値論理値２を出力する。論理値減算回路１３は４
値入力信号が論理値３、論理値２の時にはそれぞ
れ４値論理値２、４値論理値１を出力する。選択
回路１４は判定回路１１の出力が２値論理値０の
時は論理値加算回路１２からの信号を出力し、判
定回路１１の出力が２値論理値１の時は論理値減
算回路１３からの信号を出力するスイツチであ
る。 次に動作原理につき詳細に説明する。 (1) ４値入力信号が論理値０のときは、判定回路
１１は２値論理値０を出力する。論理値加算回
路１２は４値論理値１を出力する。よつて選択
回路１４の出力は４値論理値１となり、判定回
路１５の出力は２値論理値０となる。つまり、
出力端子１６および１７に現われる２値出力信
号ＡおよびＢはとも論理値０となる。 (2) ４値入力信号が論理値１のときは、判定回路
１１は２値論理値０を出力する。論理値加算回
路１２は４値論理値２を出力する。よつて選択
回路１４の出力は４値分論理値２となり、判定
回路１５は２値論理値１を出力する。つまり、
前記２値出力信号ＡおよびＢはそれぞれ論理値
１および論理値０となる。 (3) ４値入力信号が論理値２のときは、判定回路
１１は２値論理値１を出力する。論理値減算回
路１３は４値論理値１を出力する。よつて選択
回路１４の出力は４値論理値１となり、判定回
路１５は２値論理値０を出力するから前記２値
出力信号ＡおよびＢはそれぞれ論理値０および
論理値１となる。 (4) ４値入力信号が論理値３のときは、判定回路
１１は２値論理値１を出力する。論理値減算回
路１３は４値論理値２を出力する。よつて選択
回路１４の出力は４値論理値２となり、判定回
路１５の出力は２値論理値１を出力するから前
記２値出力信号ＡおよびＢはともに論理値１と
なる。 以上(1)〜(4)より表１に示す真理値表が得られ、
４値入力信号が２値出力に変換される。
を２値論理信号に変換する４値２値変換回路に関
する。 〔従来の技術〕 半導体論理集積回路において、集積度が増すに
つれてその配線に要する面積のチツプ全体に占め
る割合は増加する。従来よりこの配線領域を減ら
す手段として多層配線技術が開発されて実用化さ
れている。 〔発明が解決しようとする問題点〕 上述した従来の多層配線技術では、配線ネツト
数は依然として増加する欠点がある。 そこでチツプ内の信号の伝送を４値で行なうこ
とにより配線数そのものを半減させる方式が提案
されている。 本発明の目的は、このチツプ内４値信号伝送方
式を実現するための回路の１つであり、４値論理
信号を２値論理信号に変換する４値２値変換回路
を提供することにある。 〔問題点を解決するための手段〕 本発明の４値２値変換回路は、電源電圧範囲を
４つの電圧範囲に分割しその分割された電圧範囲
に低電圧側から論理値０、１、２、３を割り当て
る４値論理信号を入力信号とする論理回路におい
て、論理値０および論理値１と、論理値２および
論理値３とを判定して２値信号で出力する第１の
判定回路と、論理値３を論理値２に、論理値２を
論理値１に変換する論理値減算回路と、論理値０
を論理値１に、論理値１を論理値２に変換する論
理値加算回路とを備え、前記４値入力信号が前記
第１の判定回路と前記論理値減算回路および前記
論理値加算回路に入力され、該第１の判定回路の
出力結果を第１の出力信号となし、更に該第１の
判定回路の判定結果が（論理値０または論理値
１）のときには前記論理値加算回路の出力信号を
第２の判定回路に通して得られる信号を選択し、
判定結果が（論理値２または論理値３）のときに
は前記論理値減算回路の出力信号を前記第２の判
定回路を通して得られる信号を選択して第２の出
力信号としている。 〔実施例〕 次に本発明について図面を参照して説明する。 第１図は本発明の一実施例を示すブロツク図で
ある。 ４値入力信号は入力端子１０に入力され、その
信号は判定回路１１、論理値加算回路１２、論理
値減算回路１３の入力信号となる。判定回路１
１，１５は４値入力信号が論理値０または論理値
１の時には２値論理信号０，１の論理値０を出力
し、４値入力信号が論理値２または論理値３の時
には２値論理値１を出力する。論理値加算回路１
２は４値入力信号が論理値０の時には４値論理値
１を出力し、４値入力信号が論理値１の時には４
値論理値２を出力する。論理値減算回路１３は４
値入力信号が論理値３、論理値２の時にはそれぞ
れ４値論理値２、４値論理値１を出力する。選択
回路１４は判定回路１１の出力が２値論理値０の
時は論理値加算回路１２からの信号を出力し、判
定回路１１の出力が２値論理値１の時は論理値減
算回路１３からの信号を出力するスイツチであ
る。 次に動作原理につき詳細に説明する。 (1) ４値入力信号が論理値０のときは、判定回路
１１は２値論理値０を出力する。論理値加算回
路１２は４値論理値１を出力する。よつて選択
回路１４の出力は４値論理値１となり、判定回
路１５の出力は２値論理値０となる。つまり、
出力端子１６および１７に現われる２値出力信
号ＡおよびＢはとも論理値０となる。 (2) ４値入力信号が論理値１のときは、判定回路
１１は２値論理値０を出力する。論理値加算回
路１２は４値論理値２を出力する。よつて選択
回路１４の出力は４値分論理値２となり、判定
回路１５は２値論理値１を出力する。つまり、
前記２値出力信号ＡおよびＢはそれぞれ論理値
１および論理値０となる。 (3) ４値入力信号が論理値２のときは、判定回路
１１は２値論理値１を出力する。論理値減算回
路１３は４値論理値１を出力する。よつて選択
回路１４の出力は４値論理値１となり、判定回
路１５は２値論理値０を出力するから前記２値
出力信号ＡおよびＢはそれぞれ論理値０および
論理値１となる。 (4) ４値入力信号が論理値３のときは、判定回路
１１は２値論理値１を出力する。論理値減算回
路１３は４値論理値２を出力する。よつて選択
回路１４の出力は４値論理値２となり、判定回
路１５の出力は２値論理値１を出力するから前
記２値出力信号ＡおよびＢはともに論理値１と
なる。 以上(1)〜(4)より表１に示す真理値表が得られ、
４値入力信号が２値出力に変換される。
以上説明したように本発明は、４値論理信号を
２値論理信号に変換する回路を比較的容易に提供
でき、これを集積回路内に適用してチツプ内信号
伝送を４値論理信号で行なわせることにより、チ
ツプ内配線数を減少させチツプ全体に占める配線
領域が著しく減少するので、チツプ面積の縮小化
ができる効果がある。
２値論理信号に変換する回路を比較的容易に提供
でき、これを集積回路内に適用してチツプ内信号
伝送を４値論理信号で行なわせることにより、チ
ツプ内配線数を減少させチツプ全体に占める配線
領域が著しく減少するので、チツプ面積の縮小化
ができる効果がある。
第１図は本発明の一実施例を示すブロツク図、
第２図は第１図における４値２値変換回路を
CMOS回路で実現した一例を示す回路図である。 １０，２０……４値信号入力端子、１１，１
５，２１，２５……判定回路、１２，２２……論
理値加算回路、１３，２３……論理値減算回路、
１４，２４……選択回路、１６，１７，２６，２
７……２値信号出力端子。
第２図は第１図における４値２値変換回路を
CMOS回路で実現した一例を示す回路図である。 １０，２０……４値信号入力端子、１１，１
５，２１，２５……判定回路、１２，２２……論
理値加算回路、１３，２３……論理値減算回路、
１４，２４……選択回路、１６，１７，２６，２
７……２値信号出力端子。
Claims (1)
- １ 電源電圧範囲を４つの電圧範囲に分割しその
分割された各電圧範囲に低電圧側から論理値０、
１、２、３を割り当てる４値論理信号を入力信号
とする論理回路において、論理値０および論理値
１と、論理値２および論理値３とを判定して２値
信号で出力する第１の判定回路と、論理値３を論
理値２に変換し論理値２を論理値１に変換する論
理値減算回路と、論理値０を論理値１に変換し論
理値１を論理値２に変換する論理値加算回路とを
備え、前記４値入力信号が前記第１の判定回路と
前記論理値減算回路および前記論理値加算回路に
入力され、該第１の判定回路の出力結果を第１の
出力信号となし、更に該第１の判定回路の判定結
果が（論理値０または論理値１）のときには前記
論理値加算回路の出力信号を第２の判定回路に通
して得られる信号を選択し、判定結果が（論理値
２または論理値３）のときには前記論理値減算回
路の出力信号を前記第２の判定回路に通して得ら
れる信号を選択して第２の出力信号となすことを
特徴とする４値２値変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61077602A JPS62233927A (ja) | 1986-04-03 | 1986-04-03 | ４値２値変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61077602A JPS62233927A (ja) | 1986-04-03 | 1986-04-03 | ４値２値変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62233927A JPS62233927A (ja) | 1987-10-14 |
| JPH0547130B2 true JPH0547130B2 (ja) | 1993-07-15 |
Family
ID=13638486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61077602A Granted JPS62233927A (ja) | 1986-04-03 | 1986-04-03 | ４値２値変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62233927A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2818449B2 (ja) * | 1989-09-29 | 1998-10-30 | 関西日本電気株式会社 | 論理集積回路 |
| JP6253418B2 (ja) * | 2014-01-17 | 2017-12-27 | エスアイアイ・セミコンダクタ株式会社 | ボルテージレギュレータおよび半導体装置 |
| CN104333370A (zh) * | 2014-11-14 | 2015-02-04 | 浙江工商大学 | 基于四二值时钟的qbc20电路 |
| CN104320128A (zh) * | 2014-11-14 | 2015-01-28 | 浙江工商大学 | 一种基于cmos的qbc23电路 |
| CN104579310A (zh) * | 2014-11-14 | 2015-04-29 | 浙江工商大学 | 基于cmos的qb32模块电路单元 |
| CN104320126A (zh) * | 2014-11-14 | 2015-01-28 | 浙江工商大学 | Qc变换bc21的电路单元 |
| CN104320127A (zh) * | 2014-11-14 | 2015-01-28 | 浙江工商大学 | 一种qc转换为bc13的cmos电路单元 |
-
1986
- 1986-04-03 JP JP61077602A patent/JPS62233927A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62233927A (ja) | 1987-10-14 |
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