JPH0284730A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は高周波トランジスタのような微細電極配線を有
する半導体装置の製造方法に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a method of manufacturing a semiconductor device having fine electrode wiring, such as a high frequency transistor.
第２図は従来技術により形成された高周波トランジスタ
を示したもので、第２図＋８）〜（ｄ）はケミカルエツ
チングによる電極形成方法を示す。FIG. 2 shows a high frequency transistor formed by a conventional technique, and FIG. 2+8) to (d) show a method of forming electrodes by chemical etching.
第２図（ａｌにおいて、１はＮ形エピタキシアル層、２
はＮ形エピタキシアル層１上に形成された酸化膜、３は
Ｎ形エピタキシアル層１とは反対の不純物を拡散したベ
ース接合領域、４はＢＶｃ、。耐圧を高めるためにベー
ス接合領域３を形成する時、同時に拡散により形成した
ガードリング、５はベース接合領域３とは反対の不純物
を拡散したエミッタ接合領域、６はベースオーミックコ
ンタクト孔、７はエミッタオーミックコンタクト孔、６
１゜７１は電極とベースオーミックコンタクト孔６゜エ
ミッタオーミンクコンタクト孔７の接触抵抗を小さくす
るために形成された白金シリサイド層、８は主電極配線
形成用金属９とコンタクト孔６゜７との密着力を向上さ
せるために形成されたバリアメタルで通常Ｔｉ−Ｗ等が
使用される。６２はベース電極、７２はエミッタ電極、
９は主電極金属６２．７２をメッキにより形成するため
に必要な主電極配線形成用金属で一般に主電極金属６２
゜７２と同種の金属が使用され、通常金が使用される。Figure 2 (in al, 1 is an N-type epitaxial layer, 2
3 is an oxide film formed on the N-type epitaxial layer 1, 3 is a base junction region in which an impurity opposite to that of the N-type epitaxial layer 1 is diffused, and 4 is BVc. When forming the base junction region 3 to increase breakdown voltage, a guard ring was formed at the same time by diffusion, 5 is an emitter junction region in which impurities opposite to that of the base junction region 3 are diffused, 6 is a base ohmic contact hole, and 7 is an emitter junction region. Ohmic contact hole, 6
1゜71 is a platinum silicide layer formed to reduce the contact resistance between the electrode and the base ohmic contact hole 6゜emitter ohmic contact hole 7, and 8 is a platinum silicide layer formed between the main electrode wiring forming metal 9 and the contact hole 6゜7. A barrier metal formed to improve adhesion is usually made of Ti-W or the like. 62 is a base electrode, 72 is an emitter electrode,
9 is a main electrode wiring forming metal necessary for forming the main electrode metal 62.72 by plating, and is generally used for forming the main electrode metal 62.
The same type of metal as ゜72 is used, usually gold.
次いで、１０は主電極金属６２．７２をメッキによ桑形
成するのに必要なホトレジストで一般に０ＦＰＲ（東京
応化社製、商品名）のようなポジティブホトレジストが
使用される。ホトレジスト膜１０が形成された後、電解
メッキにより主電極金属であるベース電極６２．エミッ
タ電極７２が形成される。Next, 10 is a photoresist necessary for forming the main electrode metal 62, 72 by plating, and generally a positive photoresist such as 0FPR (manufactured by Tokyo Ohka Co., Ltd., trade name) is used. After the photoresist film 10 is formed, the base electrode 62, which is the main electrode metal, is electrolytically plated. An emitter electrode 72 is formed.
第２図（ｂ）は主電極金属６２．７２を形成した後不必
要となったホトレジスト膜１０を除去した状態を示して
いる。FIG. 2(b) shows a state in which the unnecessary photoresist film 10 has been removed after the main electrode metals 62 and 72 have been formed.
第２図（Ｃ）は第２図（ｂ）のＡ部を拡大した図で、主
電極金属であるベース電極６２をマスクとして主電極配
線形成用金属９をケミカルエツチングした状態を示し、
この場合サイドエッチ１１を生ずる。FIG. 2(C) is an enlarged view of part A in FIG. 2(b), showing a state in which the main electrode wiring forming metal 9 is chemically etched using the base electrode 62, which is the main electrode metal, as a mask.
In this case, side etching 11 occurs.
次いで、第２図（ｄ）は主電極配線形成用金属９をマス
クにしてバリアメタル８をケミカルエツチングによりエ
ツチングした状態を示す。このようにケミカルエツチン
グで行った場合はサイドエツチングが大きく、コンタク
トパターンとの接触面積が小さいために電極の剥離を生
ずるか、または接触抵抗が大きいためにＥ３ｖｔｍｒの
バラツキの原因となる。Next, FIG. 2(d) shows a state in which the barrier metal 8 is etched by chemical etching using the main electrode wiring forming metal 9 as a mask. When chemical etching is used in this manner, side etching is large, and the contact area with the contact pattern is small, resulting in peeling of the electrode, or the contact resistance is large, causing variation in E3vtmr.
このような問題を解決するために、サイドエッチの少な
い異方性エツチング（ドライエツチング）によりエツチ
ングをした場合を第２図（ｅ）〜（ｈ）に示す。図にお
いて、第２図（ａｌ〜（ｄｌと同一符号は同一部分を示
し、８１はバリアメタルの薄膜、９１は主電極配線形成
用金属の薄膜、１２は主電極配線形成用金属のテープ状
になったものである。In order to solve this problem, anisotropic etching (dry etching) with less side etching is used as shown in FIGS. 2(e) to 2(h). In the figure, the same reference numerals as in FIG. It has become.
第２図＋１１）は異方性エツチングにより主電極配線形
成用金属９をエツチングした状態を示し、酸化膜段差部
に主電極配線形成用金属の薄膜９１が残る。これは第２
図（ｆ）に示すように異方性エツチングにより一定量の
金属がエツチングされるためで、ついでバリアメタル８
をケミカルエツチングによりエツチングするのであるが
、酸化膜段差部に残った主電極配線形成用金属９１の膜
厚が薄いことと、その幅が酸化膜段差部と同じ幅で狭い
ことにより、第２図（ｇ）に示すようにバリアメタル８
のケミカルエツチングでサイドニッチ１１を生じ、第２
図（ｈｌに示すように酸化膜段差部に残っている金属の
薄膜９１が剥離し、テープ状１２となってウェハ上を移
動し、ベース・エミッタ間の短絡の原因となる。FIG. 2+11) shows a state in which the main electrode wiring forming metal 9 has been etched by anisotropic etching, and a thin film 91 of the main electrode wiring forming metal remains on the stepped portion of the oxide film. This is the second
This is because a certain amount of metal is etched by anisotropic etching as shown in Figure (f), and then barrier metal 8 is etched.
However, since the film thickness of the main electrode wiring forming metal 91 remaining on the oxide film step part is thin and its width is narrow and the same as the oxide film step part, as shown in FIG. Barrier metal 8 as shown in (g)
By chemical etching, side niche 11 is created, and the second
As shown in the figure (hl), the metal thin film 91 remaining on the oxide film step part peels off, becomes a tape-like material 12, and moves on the wafer, causing a short circuit between the base and the emitter.
従来の技術で説明したように、高周波トランジスタのよ
うな微細電極配線をケミカルエツチングで加工すると、
第２図（Ｃ）のように主電極配線形成用金属９がサイド
エッチされ、金属９をマスクにしてバリアメタルをエツ
チングすると、第２図（ｄ）に示すようにオーミックコ
ンタクト孔の幅より狭く形成され、ＢＶ！１Ｆのバラツ
キや、電極剥離の原因となる。As explained in the conventional technology, when fine electrode wiring such as high frequency transistors is processed by chemical etching,
As shown in FIG. 2(C), the main electrode wiring forming metal 9 is side-etched, and when the barrier metal is etched using the metal 9 as a mask, the width is narrower than the width of the ohmic contact hole as shown in FIG. 2(d). Formed, BV! This will cause variations in 1F and electrode peeling.
また第２図（ｅ）〜（ｈ）に示すように、電極のサイド
エッチを防ぐために異方性のドライエツチング（スパッ
タエツチング等）で形成するときに、酸化膜段差部に金
属の薄膜９１が残り、つづいてバリアメタル８をケミカ
ルエツチングするときに該バリアメタル８がサイドエツ
チングされ、ることにより、金属の薄膜９１が剥離して
移動し、電極配線にかぶさり、エミッタ・ベース短絡の
原因となる等の問題点があった。Furthermore, as shown in FIGS. 2(e) to (h), when forming the electrode by anisotropic dry etching (sputter etching, etc.) in order to prevent side etching, a metal thin film 91 is formed on the stepped portion of the oxide film. When the remaining barrier metal 8 is subsequently chemically etched, the barrier metal 8 is side-etched, and as a result, the metal thin film 91 peels off and moves, covering the electrode wiring and causing an emitter-base short circuit. There were problems such as.
この発明は上記のような問題点を解消するためになされ
たもので、微細電極のサイドエッチが少なく、電極の剥
離あるいはＢＶＥＩＩＦの増大やバラツキがなく、また
酸化膜段差部に電極金属が残ることもない、高精度の電
極形成が可能な半導体装置の製造方法を提供することを
目的とする。This invention was made to solve the above-mentioned problems, and there is no side etching of the fine electrode, no peeling of the electrode, no increase or variation in BVEIIF, and no electrode metal remains on the stepped portion of the oxide film. It is an object of the present invention to provide a method for manufacturing a semiconductor device that can form electrodes with high precision.
〔問題点を解決するための手段〕
この発明に係る半導体装置の製造方法は、主電極金属の
電解メッキ終了後、メッキに必要なホトレジスト膜を除
去し、新たに微細配線領域のみをホトレジスト膜で被覆
し、酸化膜段差部や微細配線パターン以外の部分をケミ
カルエツチングによりエツチングする工程と、微細配線
パターンを保護したホトレジスト膜を除去し、微細配線
にサイドエッチの少ない異方性のドライエツチングを施
すことにより電極を形成する工程とからなるものである
。[Means for solving the problem] In the method for manufacturing a semiconductor device according to the present invention, after electrolytic plating of the main electrode metal is completed, the photoresist film necessary for plating is removed, and only the fine wiring area is newly coated with a photoresist film. A process of coating and chemically etching the oxide film steps and parts other than the fine wiring pattern, removing the photoresist film that protected the fine wiring pattern, and subjecting the fine wiring to anisotropic dry etching with less side etching. This process also includes a step of forming electrodes.
この発明における半導体装置の製造方法では、微細電極
領域をホトレジ８ト膜で被覆し、微細パターン以外の部
分を等方性のケミカルエツチングによりエツチングする
ことにより酸化膜段差部に電極金属が残るのを防止でき
、微細電極領域を被覆したホトレジスト膜を除去し、微
細電極領域にサイドエッチの少ない異方性のドライエツ
チングを施すことにより微細電極のサイドエッチを防止
できる。In the method of manufacturing a semiconductor device according to the present invention, the fine electrode region is covered with a photoresist film, and the portion other than the fine pattern is etched by isotropic chemical etching to prevent electrode metal from remaining on the oxide film step portion. Side etching of the fine electrode can be prevented by removing the photoresist film covering the fine electrode area and subjecting the fine electrode area to anisotropic dry etching with less side etching.
以下、この発明の一実施例を図について説明する。 An embodiment of the present invention will be described below with reference to the drawings.
第１図は本発明の一実施例による半導体装置の製造方法
を示す図である。第１図（ａｌにおいて、ｌはＮ形エピ
タキシアル層、２はＮ形エピタキシアル層１上に形成さ
れた酸化膜、３はＮ形エピタキシアル層ｌとは反対の不
純物を拡散したベース接合領域、４はＢＶｃｔ。耐圧を
高めるためにベース接合領域３を形成するときに同時に
拡、散により形成したガードリング、５はベース接合領
域３とは反対の不純物を拡散したエミッタ接合領域、６
はベースオーミックコンタクト孔、７はエミッタオーミ
ンクコンタクト孔、６１．７１はバリアメタル８とベー
スオーミックコンタクト孔６．エミッタオーミンクコン
タクト孔７との接触抵抗を小さくするために形成された
白金シリサイド層、８は主電極配線形成用金属９とコン
タクト孔６．７との密着力を向上させるために形成され
たバリアメタルで、通常Ｔｉ−Ｗなどが使用される。９
は主電極金属６２．７２をメッキにより形成するために
必要な主電極配線形成用金属で、一般に主電極金属６２
．７２と同種の金属が使用される０次いで、１０は主電
極金属６２．７２をメッキにより形成するのに必要なホ
トレジスト膜で、一般に０ＦＰＲのようなポジティブレ
ジストが使用される。FIG. 1 is a diagram showing a method for manufacturing a semiconductor device according to an embodiment of the present invention. Figure 1 (in al, l is an N-type epitaxial layer, 2 is an oxide film formed on the N-type epitaxial layer 1, and 3 is a base junction region in which an impurity opposite to that of the N-type epitaxial layer l is diffused) , 4 is BVct. A guard ring is formed by diffusion at the same time as forming the base junction region 3 to increase the withstand voltage. 5 is an emitter junction region in which impurities opposite to that of the base junction region 3 are diffused.
7 is a base ohmic contact hole, 7 is an emitter ohmic contact hole, and 61.71 is a barrier metal 8 and base ohmic contact hole 6. A platinum silicide layer is formed to reduce the contact resistance with the emitter ohmink contact hole 7, and 8 is a barrier formed to improve the adhesion between the main electrode wiring forming metal 9 and the contact hole 6.7. A metal such as Ti-W is usually used. 9
is the main electrode wiring forming metal necessary for forming the main electrode metal 62.72 by plating, and generally the main electrode metal 62.
．． Next, 10 is a photoresist film necessary to form the main electrode metal 62.72 by plating, and generally a positive resist such as 0FPR is used.
ホトレジスト膜ｌＯが形成された後、電解メッキにより
主電極金属であるベース電極６２．エミッタ電極７２が
形成される。After the photoresist film IO is formed, the base electrode 62. which is the main electrode metal is electrolytically plated. An emitter electrode 72 is formed.
第１図（ｂｌは主電極金属６２．７２を形成したのち、
不要となったホトレジスト膜１０を除去した状態を示す
。Figure 1 (bl is after forming the main electrode metal 62.72,
A state in which the unnecessary photoresist film 10 has been removed is shown.
ここで、次に主電極金属６２．７２を電解メッキにより
形成するのに使用した主電極配線形成用金属９をエツチ
ングするのであるが、従来のように、ケミカルエツチン
グのような等方性のエツチング液でエツチングした場合
、サイドエツチングによる主電極金属６２．７２の剥離
や、ＢＶ□。Here, the main electrode wiring forming metal 9 used to form the main electrode metals 62 and 72 by electroplating is next etched, but as in the past, isotropic etching such as chemical etching is used. When etching with a liquid, the main electrode metal 62, 72 may peel off due to side etching, and BV□ may occur.
のバラツキが大きくなるという欠点がある。またドライ
エツチングような異方性のエツチングによりエツチング
した場合においても、酸化膜段差部にメタルが残るとい
う欠点がある。The disadvantage is that the variation in the values becomes large. Further, even when etching is performed by anisotropic etching such as dry etching, there is a drawback that metal remains at the step portion of the oxide film.
そこで、本発明はこのような欠点を補うために以下の方
法を用いた。Therefore, the present invention uses the following method to compensate for such drawbacks.
即ち、第１図（Ｃ１に示すように微細配線の主電極金属
６２．７２をホトレジスト膜１０により被覆し、第１図
（ｄｌに示すように主電極金属以外の部分をケミカルエ
ツチングによりエツチングする。次に主電極金属６２．
７２を被覆したホトレジスト膜１０を除去し、主電極金
属部をサイ、ドエッチの少ない異方性のエツチング（ド
ライエツチング）によりエツチングする０次に第１図（
ｅ）に示すように不要となったホトレジスト１０をＯＭ
Ｒストリッパ（東京応化社製、商品名）により除去し、
主電極配線形成用金属９をドライエツチングによりエツ
チングし、バリアメタル８をケミカルエツチングにより
エツチングし、高周波トランジスタの微細電極配線を形
成する。That is, as shown in FIG. 1 (C1), the main electrode metal 62, 72 of the fine wiring is covered with a photoresist film 10, and as shown in FIG. 1 (dl), the portions other than the main electrode metal are etched by chemical etching. Next, the main electrode metal 62.
The photoresist film 10 covering 72 is removed, and the main electrode metal portion is etched by anisotropic etching (dry etching) with less dry etching.
OM the photoresist 10 that is no longer needed as shown in e).
Removed with R stripper (manufactured by Tokyo Ohka Co., Ltd., trade name),
The main electrode wiring forming metal 9 is etched by dry etching, and the barrier metal 8 is etched by chemical etching to form fine electrode wiring of a high frequency transistor.
以上、本発明の一実施例による高周波トランジスタの製
造方法について説明したが、一般に微細電極配線の形成
はサイドエツチングの少ない異方性のドライエツチング
で行うが、従来の技術で説明したように異方性エツチン
グにより電極を加工した場合は、酸化膜段差部に電極金
属が残り、後工程の処理で酸化膜段差部に残った電極金
属が剥離し、Ｂｖ、。がショートする問題が発生し、足
留まりの低下や、信頼性劣化の大きな原因となる。The method for manufacturing a high-frequency transistor according to an embodiment of the present invention has been described above. Generally, fine electrode wiring is formed by anisotropic dry etching with little side etching, but as explained in the conventional technique, When the electrode is processed by etching, the electrode metal remains on the oxide film step, and the electrode metal remaining on the oxide film step is peeled off in the subsequent process, resulting in Bv. A short-circuit problem occurs, which is a major cause of decreased traction and reliability deterioration.
また、等方性のケミカルエツチングで加工した場合は主
電極金属を電解メッキにより形成するのに必要な金属が
サイドエッチされ、それをマスクにバリアメタルをエツ
チングするために、バリアメタルとオーミックコンタク
ト孔との接触面積が非常に小さく、主電極金属の剥離や
、オーミックコンタクト孔との接触面積が小さいことに
よって接触抵抗が大きくなり、ＢＶ！ＩＦの増大やバラ
ツキにより高周波特性や信顛性劣化の大きな原因となっ
ていたが、本発明による方法は、以上のように異方性エ
ツチングと等方性エツチングの両方の特徴を利用した方
法であるため、従来の欠点を改善できる高周波トランジ
スタのような微細電極を有する半導体装置の製造が可能
である。In addition, when processed by isotropic chemical etching, the metal necessary to form the main electrode metal by electrolytic plating is side-etched, and in order to etch the barrier metal using this as a mask, the barrier metal and ohmic contact hole are etched. Contact resistance increases due to peeling of the main electrode metal and small contact area with the ohmic contact hole. The increase and variation in IF was a major cause of deterioration in high frequency characteristics and reliability, but the method according to the present invention utilizes the characteristics of both anisotropic etching and isotropic etching as described above. Therefore, it is possible to manufacture semiconductor devices having fine electrodes, such as high-frequency transistors, which can improve the conventional drawbacks.
なお、本実施例は高周波トランジスタについて説明した
が、本発明は集積回路などあらゆる半導体装置に応用で
きるものである。Although this embodiment has been described with respect to a high frequency transistor, the present invention can be applied to any semiconductor device such as an integrated circuit.
以上のように、本発明に係る半導体装置の製造方法によ
れば、微細電極を有する部分は異方性のドライエツチン
グにより、微細電極以外の部分は等方性のケミカルエツ
チングによりエツチングするため、微細電極のサイドエ
ッチが少、なく、電極の＃ＩＪｌあるいはＢＶｚｍｙの
増大やバラツキがなく、また酸化膜段差部に電極金属が
残ることもない、高精度の電極形成ができる効果がある
。As described above, according to the method for manufacturing a semiconductor device according to the present invention, the part with the fine electrode is etched by anisotropic dry etching, and the part other than the fine electrode is etched by isotropic chemical etching. There is an effect that the electrode can be formed with high precision, with little or no side etching of the electrode, no increase or variation in #IJl or BVzmy of the electrode, and no electrode metal remaining on the stepped portion of the oxide film.
第１図（ａ）〜（ｅ）は本発明の一実施例による半導体
装置の製造方法の途中の工程を示す断面図、第２図（ａ
）、 （ｂ）は従来の半導体装置の製造方法の途中の工
程を示す断面図、第２図（Ｃ）〜（ｈｌは従来の半導体
装置の製造方法の電極形成における不具合を説明するた
めの断面図である。
図において、ｌはＮ形エピタキシアル層、２は酸化膜、
３はベース接合領域、４はガードリング５はエミッタ接
合領域、６はベースオーミックコンタクト孔、６１．７
１は白金シリサイド層、６２はベース電極、７２はエミ
ッタ電極、８はバリアメタル、９は主電極配線形成用金
属、９１は主電極配線形成用金属の薄膜、１０はホトレ
ジスト、１１はサイドエッチ、１２はテープ状になった
主電極配線形成用金属である。
なお図中同一符号は同−又は相当部分を示す。1(a) to 1(e) are cross-sectional views showing intermediate steps in a method for manufacturing a semiconductor device according to an embodiment of the present invention, and FIG. 2(a)
), (b) are cross-sectional views showing intermediate steps in the conventional method for manufacturing a semiconductor device, and FIGS. In the figure, l is an N-type epitaxial layer, 2 is an oxide film,
3 is a base junction region, 4 is a guard ring 5 is an emitter junction region, 6 is a base ohmic contact hole, 61.7
1 is a platinum silicide layer, 62 is a base electrode, 72 is an emitter electrode, 8 is a barrier metal, 9 is a metal for forming main electrode wiring, 91 is a thin film of metal for forming main electrode wiring, 10 is photoresist, 11 is side etching, 12 is a tape-shaped main electrode wiring forming metal. Note that the same reference numerals in the figures indicate the same or equivalent parts.
Claims (1)
いて、 主電極金属の電極配線を電極配線形成用金属を用いてメ
ッキにより形成し、上記電極配線部をホトレジスト膜で
被覆し、該電極配線部以外の上記電極配線形成用金属を
ケミカルエッチングによりエッチングする工程と、 上記電極配線部上に被覆したホトレジスト膜を除去し、
上記電極配線をマスクとして上記電極配線形成用金属を
異方性のドライエッチングでエッチングして微細電極配
線を形成する工程とから成ることを特徴とする半導体装
置の製造方法。(1) In a method for manufacturing a semiconductor device having fine electrode wiring, an electrode wiring of a main electrode metal is formed by plating using an electrode wiring forming metal, the electrode wiring part is covered with a photoresist film, and the electrode wiring part is coated with a photoresist film. etching the metal for forming the electrode wiring other than the metal by chemical etching, and removing the photoresist film coated on the electrode wiring part,
A method for manufacturing a semiconductor device, comprising the step of etching the electrode wiring forming metal by anisotropic dry etching using the electrode wiring as a mask to form a fine electrode wiring.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31121587A JPH0284730A (en) | 1987-12-09 | 1987-12-09 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31121587A JPH0284730A (en) | 1987-12-09 | 1987-12-09 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0284730A true JPH0284730A (en) | 1990-03-26 |
Family
ID=18014486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31121587A Pending JPH0284730A (en) | 1987-12-09 | 1987-12-09 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0284730A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5727416A (en) * | 1994-05-26 | 1998-03-17 | Schuler Pressen Gmbh & Co. | Transfer device in a metal-forming machine, particularly a transfer press |
-
1987
- 1987-12-09 JP JP31121587A patent/JPH0284730A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5727416A (en) * | 1994-05-26 | 1998-03-17 | Schuler Pressen Gmbh & Co. | Transfer device in a metal-forming machine, particularly a transfer press |
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