JPH0587137B2 - - Google Patents
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Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、MOS型コンデンサ、MIS型コン
デンサあるいはゲート構造を有し、電極配線がこ
の電極配線上の絶縁層に形成されたスルーホール
を介して絶縁層上の別の配線に接続される半導体
装置を製造する際に、スルーホールの底部のスパ
ツタ処理が行なわれる半導体装置の製造方法に関
する。[Detailed description of the invention] [Object of the invention] (Industrial application field) The present invention has a MOS type capacitor, MIS type capacitor or gate structure, and an electrode wiring is formed on an insulating layer on the electrode wiring. The present invention relates to a method of manufacturing a semiconductor device in which sputtering is performed on the bottom of a through hole when manufacturing a semiconductor device that is connected to another wiring on an insulating layer through a through hole.
（従来の技術）
近年、半導体装置の進歩、特に素子の微細化、
高集積化には目覚ましいものがあり、その中で多
層配線技術は重要な位置を占めている。そして、
高濃度の多結晶シリコン膜を用いた配線の多層
化、およびアルミニウムを用いた多層配線等が半
導体集積回路装置内で多用されている。(Conventional technology) In recent years, advances in semiconductor devices, especially miniaturization of elements,
There has been a remarkable increase in the degree of integration, and multilayer wiring technology occupies an important position in this process. and,
Multilayer wiring using a high concentration polycrystalline silicon film, multilayer wiring using aluminum, and the like are often used in semiconductor integrated circuit devices.
このような多層配線を用いた半導体集積回路装
置の製造プロセスについて第２図ａ〜ｃを参照し
つつ概略的に説明する。まず、Ｎ型のシリコン基
板１１上に素子分離用のフイールド酸化膜１２、
および薄い酸化膜１３を形成した後、上記フイー
ルド酸化膜１２で区分された素子領域にP+型の
拡散層１４を形成する。次に、上記薄い酸化膜１
３にコンタクトホール１５1，１５2を開口し、１
層目の配線層（Al−Si−Cu）１６を厚さ1.0μm
程度選択的に形成する。次に、シンター処理を実
施した後、プラズマ励起によるシリコン酸化膜１
７を厚さ1.0μm程度堆積形成するとａ図に示すよ
うになる。 A manufacturing process for a semiconductor integrated circuit device using such multilayer wiring will be schematically explained with reference to FIGS. 2a to 2c. First, a field oxide film 12 for element isolation is placed on an N-type silicon substrate 11.
After forming a thin oxide film 13, a P + type diffusion layer 14 is formed in the device region divided by the field oxide film 12. Next, the thin oxide film 1
Contact holes 15 1 and 15 2 are opened in 1.
The third wiring layer (Al-Si-Cu) 16 is 1.0 μm thick.
Form selectively. Next, after performing a sintering process, a silicon oxide film 1 is formed by plasma excitation.
7 is deposited to a thickness of about 1.0 μm, as shown in figure a.
次に、上記プラズマシリコン酸化膜１７を、フ
オトレジストをマスクにしてエツチングし、ｂ図
に示すようなコンタクトホール１８を開口する。
この際、上記マスクとして用いたフオトレジスト
の剥離時、あるいは種々の前処理工程において、
上記コンタクトホール１８を開口することによつ
て露出された１層目の配線層１６の表面には、
100〜200Åのアルミナ膜（Al2O3）１９、あるい
はレジスト系から混入された有機物によるカーボ
ン等の汚れで形成される絶縁膜が形成される。 Next, the plasma silicon oxide film 17 is etched using a photoresist as a mask to open a contact hole 18 as shown in FIG.
At this time, when peeling off the photoresist used as the mask, or during various pretreatment steps,
On the surface of the first wiring layer 16 exposed by opening the contact hole 18,
An alumina film (Al 2 O 3 ) 19 with a thickness of 100 to 200 Å or an insulating film made of dirt such as carbon caused by organic matter mixed in from the resist system is formed.
そこで次に、上記アルミナ膜１９を除去するた
めにRFスパツタ処理を行ない、上記アルミナ膜
１９（あるいは絶縁膜）をスパツタエツチングし
た後、２層目の配線層（Al−Cu）２０を厚さ
1.0μm程度蒸着形成し、パターニングを行なつた
後、シンター処理を施すとｃ図に示すようにな
る。 Therefore, next, an RF sputtering process is performed to remove the alumina film 19, and after sputter etching the alumina film 19 (or insulating film), a second wiring layer (Al-Cu) 20 is formed to a certain thickness.
After vapor deposition of about 1.0 μm, patterning, and sintering, the result is as shown in Figure c.
ところで、上述した多層配線の形成時、同一チ
ツプ内に第３図に示すようなMOS型のコンデン
サが存在すると以下に記すような問題を生ずる。
第３図において、前記第２図と同一部分には同じ
符号を付しており、２１はN+型の不純物がドー
プされた多結晶シリコン膜から成る一方のコンデ
ンサ電極、２２は薄い酸化膜であり、上記１層目
の配線層１６が他方のコンデンサ電極となつてい
る。そして、１層目の配線層１６と２層目の配線
層２０とがコンタクトホール２３を介して接続さ
れている。 By the way, when forming the above-mentioned multilayer wiring, if a MOS type capacitor as shown in FIG. 3 is present in the same chip, the following problem will occur.
In FIG. 3, the same parts as in FIG. 2 are given the same reference numerals, and 21 is one capacitor electrode made of a polycrystalline silicon film doped with N + type impurities, and 22 is a thin oxide film. The first wiring layer 16 serves as the other capacitor electrode. The first wiring layer 16 and the second wiring layer 20 are connected through a contact hole 23.
このような構成において、２層目の配線層２０
を蒸着形成する前に、コンタクトホール２３内の
１層目の配線層１６の表面に形成されたアルミナ
膜あるいは絶縁膜を除去するために上述したRF
スパツタ処理を行なうと、コンデンサの一方の電
極１６がチヤージアツプされ、酸化膜２２の静電
破壊現象が発生してコンデンサがリークしたり破
壊されたりする。この現象は、コンデンサの他方
の電極２１上にもコンタクトホールが形成され、
この電極２１の表面上にもスパツタ処理する場合
には両電極１６，２１間の電位が等しくなるため
ほとんど発生しないが、第３図に示す如く電極２
１上にプラズマシリコン酸化膜１７が形成されて
絶縁された状態になつている場合には、電極１６
側のみの電位が上昇するために発生しやすくな
る。実験によると、酸化膜２２の厚さTox＝500
Å、面積Ｓ＝１mm□
のMOS型コンデンサの場合、
700Wで90秒間のスパツタ処理を行なうと歩留り
は20％程度となる。これに対し、スパツタ処理を
行なわない場合の歩留りは99％程度である。この
ように、RFスパツタ処理を行なうことにより歩
留りが大幅に低下する。しかし、RFスパツタ処
理を行なわないと１層目と２層目の配線層１６，
２０間の接触抵抗が大きくなつたり、導通がとれ
なかつたりし、回路が動作しなくなるという別の
問題を生ずる。 In such a configuration, the second wiring layer 20
Before vapor deposition, the above-mentioned RF
When the sputtering process is performed, one electrode 16 of the capacitor is charged up, and electrostatic breakdown of the oxide film 22 occurs, causing leakage or destruction of the capacitor. This phenomenon occurs because a contact hole is also formed on the other electrode 21 of the capacitor.
If the surface of the electrode 21 is also subjected to spatter treatment, the potential between the two electrodes 16 and 21 becomes equal, so there is almost no spatter, but as shown in FIG.
When the plasma silicon oxide film 17 is formed on the electrode 16 and is in an insulated state, the electrode 16
This is likely to occur because the potential on only the side increases. According to experiments, the thickness of the oxide film 22 Tox=500
Å, in the case of a MOS type capacitor with area S=1mm□,
If sputtering is performed at 700W for 90 seconds, the yield will be about 20%. On the other hand, the yield when sputtering is not performed is about 99%. As described above, the yield is significantly reduced by performing the RF sputtering process. However, if RF sputtering is not performed, the first and second wiring layers 16,
Another problem arises in that the contact resistance between the terminals 20 becomes large or conduction is not established, and the circuit becomes inoperable.
（発明が解決しようとする問題点）
上述したように、MOS型コンデンサ、MIS型
コンデンサあるいはゲート構造を有し、且つ電極
配線がコンタクトホール（スルーホール）を介し
て電極配線上の別の配線に接続されるような構造
を有する半導体装置を製造する際に、RFスパツ
タ処理時にチヤージアツプによる静電破壊が生じ
て歩留りが低下し、RFスパツタ処理を行なわな
いと１層目の配線と２層目の配線間の接触抵抗が
大きくなつたり導通がとれなくなつたりする欠点
がある。(Problems to be Solved by the Invention) As described above, if the capacitor has a MOS type capacitor, an MIS type capacitor, or a gate structure, and the electrode wiring is connected to another wiring on the electrode wiring via a contact hole (through hole). When manufacturing semiconductor devices that have a structure in which connections are made, the yield decreases due to electrostatic damage caused by charge up during the RF sputtering process. This has the disadvantage that the contact resistance between the wirings increases and conduction becomes impossible.
この発明は上記のような事情に鑑みてなされた
もので、その目的とするところは、RFスパツタ
処理時のチヤージアツプによる静電破壊を防止で
きる半導体装置の製造方法を提供することであ
る。 The present invention has been made in view of the above circumstances, and its purpose is to provide a method for manufacturing a semiconductor device that can prevent electrostatic damage due to charge up during RF sputtering processing.
［発明の構成］
（問題点を解決するための手段と作用）
すなわち、この発明の半導体装置の製造方法
は、半導体基板中にゲート構造を有する半導体素
子及び保護ダイオードを形成する工程と、上記半
導体基板上に上記半導体素子のゲート電極として
働き、且つ上記保護ダイオードに通電方向が逆と
なるように接続されるゲート電極配線を形成する
工程と、上記ゲート電極配線上に絶縁層を形成す
る工程と、上記絶縁層のゲート電極配線上にスル
ーホールを形成する工程と、上記スルーホールの
底部のスパツタ処理を行なつてスルーホールの底
部の上記ゲート電極配線上に形成された絶縁膜を
除去する工程と、上記絶縁層上に上記スルーホー
ルを介して上記ゲート電極配線に接続される配線
層を形成する工程とを具備し、上記スルーホール
の底部のスパツタ処理におけるチヤージアツプに
よる上記ゲート電極配線の電位の上昇時に、上記
保護ダイオードをブレークダウンさせてキヤリア
を半導体基板中に導き、上記半導体素子のゲート
絶縁膜の破壊を防止することを特徴とする。[Structure of the Invention] (Means and Effects for Solving Problems) That is, the method for manufacturing a semiconductor device of the present invention includes a step of forming a semiconductor element having a gate structure and a protection diode in a semiconductor substrate, and a step of forming a semiconductor element having a gate structure and a protection diode. a step of forming a gate electrode wiring on a substrate that serves as a gate electrode of the semiconductor element and is connected to the protection diode so that the current direction is opposite; and a step of forming an insulating layer on the gate electrode wiring. , forming a through hole on the gate electrode wiring of the insulating layer; and removing the insulating film formed on the gate electrode wiring at the bottom of the through hole by sputtering the bottom of the through hole. and forming a wiring layer connected to the gate electrode wiring through the through hole on the insulating layer, the potential of the gate electrode wiring being reduced due to charge up during sputtering at the bottom of the through hole. When rising, the protection diode is broken down to guide carriers into the semiconductor substrate, thereby preventing breakdown of the gate insulating film of the semiconductor element.
（実施例）
以下、この発明の一実施例について図面を参照
して説明する。ここでは、バイポーラ型の集積回
路において、同一チツプ内にMOS型のコンデン
サを形成する場合を例に取つて説明する。Ｐ形の
半導体基板２４の主面上には、Ｎ型のエピタキシ
ヤル層２５が形成され、上記半導体基板２４とエ
ピタキシヤル層２５との接合部にはN+型の埋め
込み層２６が形成される。この埋め込み層２６上
の上記エピタキシヤル層２５には、コンデンサの
一方の電極として働くN+型の拡散層２７が形成
される。また、上記エピタキシヤル層２５には、
上記半導体基板２４に達する深さまでP+型のア
イソレーシヨン層２８1，２８2が形成され、これ
らアイソレーシヨン層２８1，２８2間のエピタキ
シヤル層２５の表面領域には、保護ダイオードの
カソードとなるN+型の拡散層２９が形成される。
上記エピタキシヤル層２５上には、フイールド酸
化膜３０が選択的に形成されるとともに、上記拡
散層２７上には薄い酸化膜３１が形成される。上
記薄い酸化膜３１上およびフイールド酸化膜３０
の一部領域上にはコンデンサの他方の電極として
働く１層目の配線層（Al−Si−Cu）３２ａが形
成される。この配線層３２ａはコンタクトホール
３３を介して上記拡散層２９に接続される。ま
た、上記拡散層２７上のフイールド酸化膜３０に
はコンタクトホール３４が開口され、１層目の配
線層３２ｂによつてコンデンサの一方の電極が導
出される。上記１層目の配線層３２ａ，３２ｂ上
およびフイールド酸化膜３０上には、プラズマシ
リコン酸化膜３５が形成され、このプラズマシリ
コン酸化膜３５上には２層目の配線層（Al−Cu）
３６が選択的に形成される。そして、上記１層目
の配線層３２ａと上記２層目の配線層３６とがコ
ンタクトホール３７を介して接続される。(Example) Hereinafter, an example of the present invention will be described with reference to the drawings. Here, an example will be explained in which a MOS type capacitor is formed within the same chip in a bipolar type integrated circuit. An N-type epitaxial layer 25 is formed on the main surface of the P-type semiconductor substrate 24, and an N + -type buried layer 26 is formed at the junction between the semiconductor substrate 24 and the epitaxial layer 25. . In the epitaxial layer 25 on the buried layer 26, an N + type diffusion layer 27 is formed which serves as one electrode of the capacitor. Further, the epitaxial layer 25 includes:
P + type isolation layers 28 1 and 28 2 are formed to a depth that reaches the semiconductor substrate 24, and a protective diode is formed in the surface region of the epitaxial layer 25 between these isolation layers 28 1 and 28 2 . An N + type diffusion layer 29 is formed to serve as a cathode.
A field oxide film 30 is selectively formed on the epitaxial layer 25, and a thin oxide film 31 is formed on the diffusion layer 27. Above the thin oxide film 31 and on the field oxide film 30
A first wiring layer (Al--Si--Cu) 32a is formed on a partial region of the capacitor, which serves as the other electrode of the capacitor. This wiring layer 32a is connected to the diffusion layer 29 through a contact hole 33. Further, a contact hole 34 is opened in the field oxide film 30 on the diffusion layer 27, and one electrode of the capacitor is led out through the first wiring layer 32b. A plasma silicon oxide film 35 is formed on the first wiring layers 32a, 32b and the field oxide film 30, and a second wiring layer (Al-Cu) is formed on this plasma silicon oxide film 35.
36 is selectively formed. Then, the first wiring layer 32a and the second wiring layer 36 are connected through a contact hole 37.
上記のような構成において、プラズマシリコン
酸化膜３５にコンタクトホール３７を開口した
後、２層目の配線層３６を形成する前に、RFス
パツタ処理を行ないコンタクトホール３７の底部
に露出された１層目の配線層３２ａの表面に形成
されたアルミナ膜（あるいは絶縁膜）を除去す
る。この際、１層目の配線層３２ａがチヤージア
ツプされてこの配線層３２ａの電位が上昇する
と、拡散層２９と半導体基板２４とによつて形成
されるN+−Ｐダイオードがブレークダウンを生
じ、キヤリアを半導体基板２２内に導く。従つ
て、チヤージアツプによるコンデンサ電極の電位
の上昇を防止でき、絶縁膜３１の静電破壊を防止
できる。また、RFスパツタ処理を行なつてコン
タクトホール３７の底部における１層目の配線層
３２ａ上のアルミナ膜（あるいは絶縁膜）を除去
するので、１層目の配線層３２ａと２層目の配線
層３６との間の接触抵抗が大きくなつたり導通が
とれなかつたりすることはない。 In the above structure, after opening the contact hole 37 in the plasma silicon oxide film 35 and before forming the second wiring layer 36, RF sputtering is performed to remove the first layer exposed at the bottom of the contact hole 37. The alumina film (or insulating film) formed on the surface of the second wiring layer 32a is removed. At this time, when the first wiring layer 32a is charged up and the potential of this wiring layer 32a increases, the N + -P diode formed by the diffusion layer 29 and the semiconductor substrate 24 breaks down, and the carrier is guided into the semiconductor substrate 22. Therefore, an increase in the potential of the capacitor electrode due to charge-up can be prevented, and electrostatic breakdown of the insulating film 31 can be prevented. Furthermore, since the alumina film (or insulating film) on the first wiring layer 32a at the bottom of the contact hole 37 is removed by performing RF sputtering, the first wiring layer 32a and the second wiring layer 32a are removed. 36 will not increase in contact resistance or will not be electrically conductive.
なお、上記実施例ではコンデンサの一方の電極
を拡散層で形成する場合について説明したが、前
記第３図の場合と同様にコンデンサの一方の電極
を多結晶シリコンで形成する場合も同様に、通電
方向が逆となるように保護ダイオードを接続する
ことにより、接触抵抗が増大したり接触がとれな
かつたりすることなく静電破壊を防止して歩留り
を向上させることができる。また、上記実施例で
は１層目の配線層と２層目の配線層それぞれにア
ルミニウム合金を用いたが、N+型の不純物がド
ープされた多結晶シリコン膜やアルミニウム、高
融点金属、あるいは高融点金属のケイ化物でも同
様な効果が得られる。さらに、上記各実施例では
MOS型のコンデンサを例に取つて説明したが、
ゲート電極が金属あるいは金属ケイ化物から成る
MOS型集積回路装置に適用しても同様にしてRF
スパツタ処理時のチヤージアツプによるゲート絶
縁膜の静電破壊を防止できる。 In the above embodiment, the case where one electrode of the capacitor is formed of a diffusion layer is explained, but when one electrode of the capacitor is formed of polycrystalline silicon as in the case of FIG. By connecting the protective diodes in opposite directions, it is possible to prevent electrostatic damage and improve yield without increasing contact resistance or not being able to make contact. In addition, in the above embodiment, an aluminum alloy was used for each of the first wiring layer and the second wiring layer, but polycrystalline silicon film doped with N + type impurities, aluminum, high melting point metal, or Similar effects can be obtained with silicides of melting point metals. Furthermore, in each of the above embodiments,
I explained using a MOS type capacitor as an example, but
Gate electrode is made of metal or metal silicide
Similarly, when applied to MOS type integrated circuit devices, RF
Electrostatic breakdown of the gate insulating film due to charge up during sputtering processing can be prevented.
［発明の効果］
以上説明したようにこの発明によれば、RFス
パツタ処理時のチヤージアツプによる静電破壊を
防止できる半導体装置の製造方法が得られる。[Effects of the Invention] As described above, according to the present invention, there is provided a method for manufacturing a semiconductor device that can prevent electrostatic damage due to charge up during RF sputtering processing.
第１図はこの発明の一実施例に係わる半導体装
置の製造方法について説明するための断面構成
図、第２図は従来の半導体装置の製造工程を説明
するための断面構成図、第３図は従来の半導体装
置におけるコンデンサの断面構成図である。
２４……半導体基板、２５……エピタキシヤル
層、２６……埋め込み層、２７……拡散層、２８
１，２８2……アイソレーシヨン層、２９……拡散
層、３０……フイールド酸化膜、３１……薄い酸
化膜、３２ａ，３２ｂ……１層目の配線層、３
３，３４，３７……コンタクトホール、３５……
プラズマシリコン酸化膜、３６……２層目の配線
層。
FIG. 1 is a cross-sectional configuration diagram for explaining a method for manufacturing a semiconductor device according to an embodiment of the present invention, FIG. 2 is a cross-sectional configuration diagram for explaining a conventional semiconductor device manufacturing process, and FIG. FIG. 2 is a cross-sectional configuration diagram of a capacitor in a conventional semiconductor device. 24... Semiconductor substrate, 25... Epitaxial layer, 26... Buried layer, 27... Diffusion layer, 28
1 , 28 2 ... Isolation layer, 29 ... Diffusion layer, 30 ... Field oxide film, 31 ... Thin oxide film, 32a, 32b ... First wiring layer, 3
3, 34, 37...contact hole, 35...
Plasma silicon oxide film, 36...Second wiring layer.
Claims (1)
子及び保護ダイオードを形成する工程と、上記半
導体基板上に上記半導体素子のゲート電極として
働き、且つ上記保護ダイオードに通電方向が逆と
なるように接続されるゲート電極配線を形成する
工程と、上記ゲート電極配線上に絶縁層を形成す
る工程と、上記絶縁層のゲート電極配線上にスル
ーホールを形成する工程と、上記スルーホールの
底部のスパツタ処理を行なつてスルーホールの底
部の上記ゲート電極配線上に形成された絶縁膜を
除去する工程と、上記絶縁層上に上記スルーホー
ルを介して上記ゲート電極配線に接続される配線
層を形成する工程とを具備し、上記スルーホール
の底部のスパツタ処理におけるチヤージアツプに
よる上記ゲート電極配線の電位の上昇時に、上記
保護ダイオードをブレークダウンさせ、キヤリア
を半導体基板中に導くことを特徴とする半導体装
置の製造方法。 ２ 前記ゲート電極配線および配線層はそれぞ
れ、アルミニウムあるいはアルミニウム合金から
成ることを特徴とする特許請求の範囲第１項記載
の半導体装置の製造方法。 ３ 前記ゲート電極配線は、不純物がドープされ
た多結晶シリコンから成り、前記配線層は、アル
ミニウムあるいはアルミニウム合金から成ること
を特徴とする特許請求の範囲第１項記載の半導体
装置の製造方法。[Claims] 1. A step of forming a semiconductor element having a gate structure and a protection diode in a semiconductor substrate, and a step of forming a semiconductor element having a gate structure on the semiconductor substrate and serving as a gate electrode of the semiconductor element, and in which the direction of conduction of current to the protection diode is reversed. a step of forming a gate electrode wire connected to the gate electrode wire, a step of forming an insulating layer on the gate electrode wire, a step of forming a through hole on the gate electrode wire of the insulating layer, and a step of forming a through hole on the gate electrode wire of the insulating layer; a step of performing a bottom sputtering process to remove an insulating film formed on the gate electrode wiring at the bottom of the through hole, and a wiring connected to the gate electrode wiring via the through hole on the insulating layer. forming a layer, and when the potential of the gate electrode wiring increases due to charge up in the sputtering process at the bottom of the through hole, the protective diode is broken down and carriers are guided into the semiconductor substrate. A method for manufacturing a semiconductor device. 2. The method of manufacturing a semiconductor device according to claim 1, wherein each of the gate electrode wiring and the wiring layer is made of aluminum or an aluminum alloy. 3. The method of manufacturing a semiconductor device according to claim 1, wherein the gate electrode wiring is made of polycrystalline silicon doped with impurities, and the wiring layer is made of aluminum or an aluminum alloy.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16922386A JPS6325976A (en) | 1986-07-18 | 1986-07-18 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16922386A JPS6325976A (en) | 1986-07-18 | 1986-07-18 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6325976A JPS6325976A (en) | 1988-02-03 |
| JPH0587137B2 true JPH0587137B2 (en) | 1993-12-15 |
Family
ID=15882501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16922386A Granted JPS6325976A (en) | 1986-07-18 | 1986-07-18 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6325976A (en) |
Families Citing this family (3)
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|---|---|---|---|---|
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| JPH104092A (en) * | 1996-06-14 | 1998-01-06 | Nec Corp | Method of fabricating semiconductor device |
Citations (2)
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|---|---|---|---|---|
| JPS6020548A (en) * | 1983-07-15 | 1985-02-01 | Hitachi Ltd | Input protective device in intergrated circuit |
| JPS6037160A (en) * | 1983-08-08 | 1985-02-26 | Nec Corp | Semiconductor integrated circuit device |
-
1986
- 1986-07-18 JP JP16922386A patent/JPS6325976A/en active Granted
Patent Citations (2)
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|---|---|---|---|---|
| JPS6020548A (en) * | 1983-07-15 | 1985-02-01 | Hitachi Ltd | Input protective device in intergrated circuit |
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Also Published As
| Publication number | Publication date |
|---|---|
| JPS6325976A (en) | 1988-02-03 |
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