JP4322474B2 - 半導体集積回路装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体集積回路装置に関し、特に、DRAM(Dynamic Random Access Memory)と容量素子とを備えた半導体集積回路装置に適用して有効な技術に関する。
【0002】
【従来の技術】
DRAMは、情報転送用MISFET(Metal Insulator Semiconductor Field Effect Transistor)とこれに直列に接続された情報蓄積用容量素子とを有し、この容量素子に電荷が蓄積されているか否かで、「1」、「0」が判定される。
【0003】
しかしながら、この容量素子に蓄積される電荷は微少であるため、その読み出しやリフレッシュの際には、アンプ(増幅回路)が用いられる。
【0004】
例えば、このアンプには、電源電位(Vdd)や基準電位(Vss)が印加されるが、このような電位の供給線に発生するノイズを低減するため、ノイズ対策用の容量素子が接続される。
【0005】
この容量素子によって、ノイズの伝搬を低減し、回路の安定動作が確保される。
【0006】
例えば、特開2000−323682号公報、特開2001−148471号公報および特開2001−156270号公報には、DRAMメモリセルを構成する容量素子と同じ構造の素子を、ノイズ対策用の容量素子として使用する半導体集積回路装置が記載されている。
【0007】
また、US6,191,990B1公報には、DRAMメモリセルを構成する容量素子と同じ構造の素子を、ノイズ対策用の容量素子として使用し、ノイズ対策用の容量素子の下部電極をビット線と同層の配線で接続した半導体集積回路装置が記載されている。
【0008】
【発明が解決しようとする課題】
本発明者らは、半導体集積回路装置、特に、DRAMの研究・開発に従事しており、前述のノイズ対策用の容量素子(バイパスコンデンサ)の構成やその形成方法について検討している。
【0009】
前述した通り、ノイズ対策用の容量素子にDRAMメモリセルを構成する容量素子と同じ構造の素子を用いることにより、これらの製造工程を共通化し、また、ノイズ対策用の容量素子の容量を大きくすることが可能となる。
【0010】
しかしながら、DRAM動作の高速化等の要求に伴い、ノイズ対策用の容量素子に要求される性能も多様化している。
【0011】
例えば、容量(コンデンサ)の周波数特性は、fT=1/(2πRC)[fT=遮断周波数、R=抵抗、C=容量]で表され、高周波の領域においてもコンデンサとして機能するためには、その抵抗(インピーダンス)が小さくなければならない。
【0012】
一方、DRAMメモリセルは、種々の材料膜で構成され、材料の抵抗やその特質を考慮しながら、ノイズ対策用の容量素子の構成や製造方法を検討する必要がある。
【0013】
また、各材料のパターン間の余裕やフォトリソグラフィの解像度等を考慮した、ノイズ対策用の容量素子の構成や製造方法を検討する必要がある。
【0014】
本発明の目的は、半導体集積回路装置(DRAM)のノイズ対策用容量素子の特性を向上させることにある。
【0015】
また、本発明の他の目的は、半導体集積回路装置(DRAM)のノイズ対策用容量素子の特性を向上させることにより、半導体集積回路装置の動作周波数を向上させることにある。また、半導体集積回路装置の特性を向上させることにある。
【0016】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0017】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
(1)本発明の半導体集積回路装置は、(a)半導体基板上に形成された第1導電性膜と、(b)前記第1導電性膜上に形成された第2導電性膜と、(c)前記第1導電性膜上に形成された第3導電性膜と、(d)前記第3導電性膜上に形成された第4導電性膜と、(e)前記第2導電性膜上に形成された容量素子と、を有し、(f)前記容量素子と前記第4導電性膜との間の電流の経路であって、第3導電性膜、第1導電性膜および第2導電性膜を介する第1の経路は、第3導電性膜、第1導電性膜、半導体基板、第1導電性膜および第2導電性膜を介する第2の経路より低抵抗である。
(2)本発明の半導体集積回路装置は、(a)半導体基板上に形成された第1導電性膜と、(b)前記第1導電性膜上に形成された第2導電性膜と、(c)前記第2導電性膜上に形成された第3導電性膜と、(d)前記第3導電性膜上に形成された第4導電性膜と、(e)前記第4導電性膜上に形成された容量素子と、を有し、(f)前記容量素子と前記第3導電性膜との間の電流の経路であって、第4導電性膜を介する第1の経路は、第4導電性膜、第3導電性膜、第2導電性膜、第1導電性膜、半導体基板、第1導電性膜および第2導電性膜を介する第2の経路より低抵抗である。
【0018】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【0019】
(実施の形態1)
図1は、本発明の実施の形態1である半導体集積回路装置(DRAM)のレイアウトの概略を示す基板(チップ)1の要部平面図である。図示するように、基板(チップ)の主面には、DRAMメモリセルがアレイ状に配置されたメモリセル領域MCRが複数配置されている。このメモリセル領域は、4つ(MCR1〜4)で一のブロックを構成し、このブロック間には、X系アドレス選択回路やY系アドレス選択回路等が形成されている。また、ブロック間には、バッファメモリとなる複数のSRAMマクロの他、論理回路や入出力回路(図示せず)等が形成されている。
【0020】
また、図2は、図1のメモリセル領域MCRおよびその周辺の拡大図である。図示するように、メモリセル領域MCRは、多数のサブアレイSARYに分割されており、サブアレイ行の上下には、センスアンプSAが形成されている。また、サブアレイ列の左右には、サブワードドライバSWDが形成されている。
【0021】
また、メモリセル領域MCR間には、メインアンプMA、ライトアンプWAおよびその制御回路RWCが形成され、さらに、メインアンプMAのノイズ対策用容量素子(容量)Cが形成されている。
【0022】
なお、この他、Y系アドレス選択回路とSRAMマクロとの間、入出力回路とSRAMマクロとの間などには、コントロールノイズ用のノイズ対策用容量素子CやI/Oノイズ用のノイズ対策用容量素子Cが設けられる。
【0023】
このように、ノイズ対策用容量素子Cを設けることによって、電源供給線で発生するノイズの伝搬を低減し、回路の安定動作を確保することができる。
【0024】
次いで、本発明の実施の形態1である半導体集積回路装置(DRAM)の製造方法を図3〜図17を用いて工程順に説明する。図3〜図17は、本実施の形態の半導体集積回路装置(DRAM)の製造方法を示す基板の要部断面図もしくは要部平面図を示す図である。なお、基板の断面を示す各図の左側部分はDRAMのメモリセルが形成される領域(メモリセル領域)MCRを示し、右側部分はノイズ対策用容量素子領域CaRを示している。左側部分は、平面図のA−A断面部に対応し、右側部分は、B−B断面部に対応する。なお、説明を分かり易くするため、平面図においても適宜ハッチングを付している。
【0025】
まず、図3に示すように、例えばp型の単結晶シリコンからなる半導体基板(以下、単に基板という)1に素子分離SGIを形成する。これは、素子分離領域の基板1をエッチングして溝を形成し、熱酸化することにより、溝の内壁に薄い熱酸化膜を形成した後、基板1上に酸化シリコン膜を堆積し、その表面を化学的機械研磨(CMP:Chemical Mechanical Polishing)することにより形成する。
【0026】
ここで、メモリセル領域MCRにおいては、素子形成領域Lが図4に示すように、区画され、一方、ノイズ対策用容量素子領域CaRは、図5に示すように、素子分離SGIで覆われる。
【0027】
次に、図6に示すように、基板1にp型不純物(ホウ素)をイオン打ち込みした後、熱処理により不純物を拡散させることによって、p型ウエル3を形成する。なお、図示しない周辺回路領域には、p型ウエル3の他、必要に応じてn型不純物(例えばリン)をイオン打ち込み等しn型ウエルを形成する。
【0028】
次に、基板1の表面を洗浄した後、熱酸化によりゲート酸化膜(ゲート絶縁膜)8を形成する。次に、ゲート酸化膜8の上部にリン(P)をドープした低抵抗多結晶シリコン膜9aをCVD法で堆積し、続いてその上部にスパッタリング法で薄いWN(窒化タングステン)膜9bとW(タングステン)膜9cとを堆積し、さらにその上部にCVD(Chemical Vapor Deposition)法で窒化シリコン膜10を堆積する。
【0029】
次に、フォトレジスト膜(図示せず)をマスクにして窒化シリコン膜10をドライエッチングし、さらに、窒化シリコン膜10、W膜9c、WN膜9bおよび多結晶シリコン膜9aをドライエッチングすることにより、多結晶シリコン膜9a、WN膜9bおよびW膜9cからなるゲート電極9を形成する。なお、メモリセル領域MCRに形成されたゲート電極9は、ワード線WLとして機能する。また、図示しない周辺回路領域にも、同様にゲート電極9を形成してもよい。
【0030】
次に、ゲート電極9の両側のp型ウエル3にn型不純物(リンまたはヒ素)をイオン打ち込みすることによってn-型半導体領域11を形成する。
【0031】
次に、基板1上にCVD法で窒化シリコン膜13を堆積する。なお、図示しない周辺回路領域のゲート電極9上にも、窒化シリコン膜13を堆積し、異方的にエッチングすることによって、サイドウォールスペーサ(13a)を形成してもよい。また、このサイドウォールスペーサ(13a)の形成の前後のイオン打ち込みによりLDD(Lightly doped Drain)構造のソース、ドレイン領域を形成してもよい。その結果、周辺回路領域(図示せず)に、論理回路を構成するnチャネル型MISFETおよびpチャネル型MISFETが形成される。この他、周辺回路領域に、ノイズ対策用のMOS(Metal Oxide Semiconductor)容量を形成してもよい。このMOS容量については、実施の形態5で説明する。
【0032】
なお、ノイズ対策用容量素子領域CaRには、ゲート電極9および窒化シリコン膜13は形成しない。即ち、多結晶シリコン膜9a等をエッチングする際、かかる領域においては、これらをエッチングにより除去する。
【0033】
次に、基板1上に、CVD法で酸化シリコン膜16を堆積し、CMP法により研磨することにより、その表面を平坦化する。
【0034】
次に、酸化シリコン膜16および窒化シリコン膜13をドライエッチングすることによって、n-型半導体領域11の上部にコンタクトホール18、19を形成する(図7参照)。この際、ノイズ対策用容量素子領域CaRの酸化シリコン膜16および窒化シリコン膜13をストライプ状に除去する(図8参照)。次いで、このコンタクトホール18、19を介して、n型不純物(リンまたはヒ素)をイオン打ち込みすることによってn型半導体領域17を形成する。
【0035】
次に、コンタクトホール18、19等の内部にプラグ(接続部)LCTを形成する。プラグLCTを形成するには、コンタクトホール18、19の内部を含む酸化シリコン膜16の上部にリン(P)などのn型不純物をドープした低抵抗多結晶シリコン膜をCVD法で堆積し、続いてこの多結晶シリコン膜をエッチバック(またはCMP法で研磨)してコンタクトホール18、19の内部のみに残すことによって形成する。ここで、ノイズ対策用容量素子領域CaRでは、図8に示すように、ストライプ状にプラグLCTが形成される。
【0036】
次に、図9に示すように、酸化シリコン膜16の上部にCVD法で酸化シリコン膜21を堆積した後、フォトレジスト膜(図示せず)をマスクにしたドライエッチングで、メモリセル領域MCRのコンタクトホール18の上部にスルーホール25を形成する(図10参照)。また、ノイズ対策用容量素子領域CaRでは、ストライプ状のプラグLCT上に、スルーホール25を形成する(図11参照)。
【0037】
次いで、薄いTiN膜およびW膜を順次堆積した後、酸化シリコン膜21上のW膜等をCMP法で研磨し、スルーホール25の内部のみに残すことによってプラグBLCTを形成する。このTiN膜は、バリアメタル膜と呼ばれ、W膜とシリコン膜(プラグLCT)が接触し、不所望の生成物が生じるのを防止する役割を果たす。
【0038】
次に、メモリセル領域MCRの酸化シリコン膜21の上部にスパッタリング法でW膜を堆積した後、W膜をドライエッチングすることによって、ビット線BLを形成する。なお、図9のメモリセル領域MCRは、例えば、図10のA−A断面部と対応し、かかる断面部には、ビット線BLおよびプラグBLCTは表れないが、これらとプラグLCT等との関係を明確にするため、図9中には、これらを記載してある。
【0039】
また、ノイズ対策用容量素子領域CaRでは、図11に示すように、プラグBLCT上に、ビット線BLが、Y方向に延在している。このビット線BLは、X方向に延在している。また、ビット線BLの幅は、プラグBLCTの幅(径)より小さい。また、メモリセル領域MCRにおいては、後述する容量C間であって、X方向に延在するようビット線BLが形成されているのに対し、ノイズ対策用容量素子領域CaRにおいては、隣接する2つの容量C毎に、Y方向にビット線BLが形成されている(図14参照)。このビット線BLは、後述する容量Cの引き出し配線となる。
【0040】
次に、図12示すように、ビット線BL上に酸化シリコン膜34を例えばCVD法で形成し、エッチングすることによって、メモリセル領域MCRのコンタクトホール19内のプラグLCT上に、スルーホール38等を形成する(図13)。スルーホール38の径は、その下部のコンタクトホール19の径よりも小さい。その結果、ビット線BLとスルーホール38との合わせマージンが確保される。
【0041】
次に、酸化シリコン膜34の上部にn型不純物(リン)をドープした低抵抗多結晶シリコン膜をCVD法で堆積した後、この多結晶シリコン膜をエッチバックしてスルーホール38等の内部のみに残すことによって、プラグSNCTを形成する。
【0042】
ここで、ノイズ対策用容量素子領域CaRでは、図14に示すように、プラグLCT上に、プラグSNCTが形成されるが、これは、後述する容量C下であって、X方向に隣接する2つ分の容量の形成領域毎に形成されている。
【0043】
次に、図15に示すように、酸化シリコン膜34の上部にCVD法で窒化シリコン膜40を堆積し、続いて窒化シリコン膜40の上部にCVD法で厚い酸化シリコン膜41を堆積する。次いで、フォトレジスト膜(図示せず)をマスクにして酸化シリコン膜41をドライエッチングし、続いてこの酸化シリコン膜41の下層の窒化シリコン膜40をドライエッチングすることにより、メモリセル領域MCRのスルーホール38の上部に溝42を形成する(図16)。ここで、ノイズ対策用容量素子領域CaRにおいては、図17に示すように、プラグSNCT上に、溝42が形成されるが、これは、メモリセル領域MCRの溝42と同じピッチで形成される。例えば、X方向にm個、Y方向にn個形成される。但し、かかる領域の溝42のピッチは、メモリセル領域MCRのそれと同じピッチに限定されるわけではなく、そのピッチを変え、また、溝42のパターンの形状を変えてもよい。
【0044】
次に、溝42の内部を含む酸化シリコン膜41の上部に、n型不純物(リン)をドープしたアモルファスシリコン膜43bをCVD法で堆積した後、酸化シリコン膜41の上部のアモルファスシリコン膜43bをエッチバック等することにより、溝42の内壁に沿ってアモルファスシリコン膜43bを残す。
【0045】
次に、溝42の内部に残った上記アモルファスシリコン膜43bの表面にシリコン粒を成長させる。これにより、表面が粗面化された多結晶シリコン膜43cが溝42の内壁に沿って形成される。この多結晶シリコン膜43cは、情報蓄積用容量素子Cの下部電極43として使用される。
【0046】
次に、溝42の内部を含む酸化シリコン膜41の上部にCVD法で酸化タンタル(Ta2O5)膜44を堆積する。この酸化タンタル膜44は、情報蓄積用容量素子の容量絶縁膜として使用される。
【0047】
次に、溝42の内部を含む酸化タンタル膜44の上部にCVD法とスパッタリング法とを併用してTiN膜45を堆積した後、フォトレジスト膜(図示せず)をマスクにしてTiN膜45と酸化タンタル膜44とをドライエッチングすることにより、TiN膜45からなる上部電極45、酸化タンタル膜44からなる容量絶縁膜および多結晶シリコン膜43cからなる下部電極43で構成される情報蓄積用容量素子(容量)Cを形成する。ここまでの工程により、情報転送用MISFETQsとこれに直列に接続された情報蓄積用容量素子CとからなるDRAMのメモリセルが完成する。
【0048】
また、ノイズ対策用容量素子領域CaRに、TiN膜45からなる上部電極、酸化タンタル膜44からなる容量絶縁膜および多結晶シリコン膜43cからなる下部電極43で構成されるノイズ対策用容量素子Cが形成される。この容量素子Cの下部電極43は、プラグSNCT、プラグLCTおよびプラグBLCTを介し、ビット線BLに接続されている。
【0049】
従って、例えば、ノイズ対策用容量素子領域CaRのビット線BL(ノイズ対策用容量素子Cの引き出し配線)を図示しないプラグを介して電源電位配線に接続し、上部電極45を基準電位配線に接続することによって、これらの配線上のノイズの伝搬を低減し、回路の安定動作を確保することができる。
【0050】
また、本実施の形態によれば、DRAMメモリセルと同じピッチの容量を用いることで、大容量を確保することができる。また、装置の微細化を図ることができる。
【0051】
また、その製造工程をDRAMメモリセルと共通化することにより、製造工程数の削減、製造時間の短縮を図ることができる。また、装置の製造が容易となり、製品歩留まりを向上させることができる。
【0052】
また、本実施の形態によれば、この容量素子Cの下部電極43をプラグSNCT、プラグLCTおよびプラグBLCTを介し、ビット線BLに接続したので、下部電極43とビット線BL間の抵抗を低減することができる。その結果、容量の周波数特性を向上させる、例えば、遮断周波数を大きくすることができる。また、高周波の領域においても、位相補償容量として使用することができる。この位相補償容量とは、レギュレーターの正帰還回路の発振を防ぐために用いる容量である。
【0053】
例えば、図18の右部に示すように、この容量素子Cの下部電極43とビット線BL間を、プラグSNCT、プラグLCT、n型半導体領域17およびプラグBLCTを介して接続することも可能である。
【0054】
このような場合は、n型半導体領域17はプラグLCTより抵抗が大きいため、その抵抗が大きくなり、また、電流経路も長くなってしまうため、容量の周波数特性が悪くなってしまう。しかしながら、本実施の形態においては、この容量素子Cの下部電極を、n型半導体領域(半導体基板)を介さず引き出したので、容量の特性を向上させることができる。即ち、この容量素子Cの下部電極43とビット線BL間の電流経路であって、プラグSNCT、プラグLCT、半導体基板(n型半導体領域17、p型ウエル3や素子分離SGI等)、プラグLCTおよびプラグBLCTを介する経路(第2の経路)より、プラグSNCT、プラグLCTおよびプラグBLCTを介する経路(第1の経路)は低抵抗である。また、プラグSNCT、プラグLCTおよびプラグBLCTを介する経路(第1の経路)は、半導体基板を介さないバイパス経路と言える。
【0055】
また、プラグSNCTやプラグLCTを、メモリセル領域MCRのものより大きく形成したので、容量素子Cの下部電極とビット線BL間の抵抗を下げることができる。
【0056】
また、ビット線BLを、X方向に隣接する2つの容量C毎に、Y方向に形成したので、2つの容量の下部に、細長くプラグSNCTを配置することができ、容量素子Cの下部電極とビット線BL間の抵抗を下げることができる。また、ビット線BLを、Y方向に形成することにより、ビット線BLとプラグSNCTとの余裕を確保しやすくなり、加工が容易となる。
【0057】
即ち、ビット線BLは、W等の金属よりなり、プラグSNCTは、多結晶シリコンよりなるため、これらの材料が接触するとビット線BLの金属がシリサイドに置換され、電気的抵抗を増大させてしまう。また、容量の下部電極43も多結晶シリコンよりなるため、下部電極とビット線BLとの距離も確保する必要がある。
【0058】
なお、前述した通りプラグBLCTの下部にTiN膜を形成するのも、W膜とプラグLCTが直接接触することを防止するためである。
【0059】
また、ビット線BLを、例えば、X方向に隣接する3つもしくは4つの容量C毎に形成することも可能であるが、ビット線BLの間隔が大きくなると、ビット線BLの形成領域が小さくなる。その結果、ビット線BLをさらに上層の配線(例えば、電源供給線)と接続する際に、その接続領域を確保することが困難となる。即ち、これらの間を、複数のプラグや配線を用いて接続しなければならず、これらのプラグや配線による抵抗が大きくなる。従って、2つ程度が好適である。
【0060】
(実施の形態2)
次に、本発明の実施の形態2である半導体集積回路装置(DRAM)を図19〜図22を用いて工程順に説明する。図19〜図22は、本実施の形態の半導体集積回路装置(DRAM)を示す基板の要部断面図もしくは要部平面図を示す図である。
【0061】
(1)実施の形態1においては、X方向に隣接する2つの容量Cの下部領域に、プラグSNCTを形成したが、Y方向に並ぶこれらのプラグSNCTを繋げてもよい。
【0062】
即ち、図19および図20に示すように、横(X方向)に2個、縦(Y方向)にn個(n≧2、整数)の容量Cの領域下にプラグSNCTを形成する。
【0063】
なお、図示する構造の半導体集積回路装置の製造方法は、プラグSNCTの構造を除く他は、実施の形態1の場合と同様であるため、その説明を省略する。
【0064】
また、実施の形態1では、プラグLCTをストライプ状としたが、ストライプ状のプラグLCT間を接続してもよい。即ち、プラグLCTを、全面に形成してもよい(図31、図32参照)。
【0065】
(2)また、前記(1)の場合においては、プラグBLCTを複数設けたが、Y方向に並ぶプラグBLCTを繋げてもよい。
【0066】
即ち、図21および図22に示すように、ビット線BL下に、ビット線と同じ方向(Y方向)に延在するようプラグBLCTを形成する。
【0067】
なお、図示する構造の半導体集積回路装置の製造方法は、プラグBLCTの構造を除く他は、前記(1)の場合と同様であるため、その説明を省略する。
【0068】
また、前記(1)の場合と同様に、プラグLCTは、ストライプ状でも良く、また、全面に形成してもよい(図31、図32参照)。
【0069】
このように、本実施の形態によれば、Y方向に並ぶプラグSNCTを繋げたので、実施の形態1の場合に比べさらに、ビット線BLと容量Cとの間の抵抗を小さくすることができ、容量Cの周波数特性をさらに向上させることができる。
【0070】
(実施の形態3)
実施の形態2において、いくつか説明したように、プラグSNCT、LCTおよびBLCT等の形状の組み合わせは種々可能である。
【0071】
そこで、本実施の形態においては、これらの組み合わせの代表的なものについて説明する。図23〜図66は、本実施の形態の半導体集積回路装置(DRAM)の各部位の形状を示す基板の要部断面図もしくは要部平面図を示す図である。なお、断面図において、説明対象部位の下層の層はその図示を省略してある。また、これらの図においては、例えば、メモリセルを構成する各部位との対比を容易にするため、必要に応じてメモリセル領域MCRの素子形成領域(アクティブ)Lのパターンを破線で表示してある。
【0072】
(1)素子分離SGIおよび素子形成領域Lの形状について説明する。
【0073】
(1−1:全面素子分離)例えば、実施の形態1の場合においては、ノイズ対策用容量素子領域CaRの全面に素子分離SGIを形成した。この場合の素子分離の状態を図23および図24に示す。
【0074】
(1−2:メモリセル状)この他、図25および図26に示すように、メモリセル領域MCRと同様の素子形成領域Lを形成してもよい(図4参照)。
【0075】
(1−3:全面アクティブ)また、図27および図28に示すように、ノイズ対策用容量素子領域CaRの全面に素子形成領域Lを形成してもよい。
【0076】
即ち、実施の形態1で説明した図15に示すように、ビット線BLの下部のプラグと、容量Cの下部のプラグ(LCT)が繋がっている場合(メモリセル領域のコンタクトホール18と19が繋がっているような場合)には、容量Cとビット線BLとの間の主たる電流経路が半導体基板を介さない。主たる電流経路が半導体基板を介さないとは、容量Cとビット線BLとの間の種々の電流経路のうち、半導体基板を介する経路よりも低抵抗の経路が存在することを意味する。電流経路が低抵抗であるとは、経路が短い場合や、経路を構成する各部位の抵抗が小さいことを意味する。即ち、半導体基板を介さない電流経路(第1の経路)は、半導体基板を介する電流経路(第2の経路)より低抵抗である。
【0077】
従って、素子分離SGIおよび素子形成領域Lは、前記(1−1)〜(1−3)のどの形状であっても良い。
【0078】
但し、CMP法を用いて素子分離溝内に酸化シリコン膜を埋め込むことにより素子分離SGIを形成する場合であって、素子分離溝のパターンが大きい場合には、いわゆるディッシングと呼ばれる現象が起きやすい。これは、パターンの外周部に比べ、パターンの中央部の研磨量が大きくなり、パターンの中央部に窪みが生じる現象である。このような窪みが生じると、その後の膜の加工に不具合が生じる。従って、例えば、前記(1−2)の形状とすることで、ディッシング量を低減することができる。もちろん、前記(1−1)〜(1−3)の他、素子分離SGIをストライプ状とする等、種々の形状が考え得る。
【0079】
また、前記(1−1)の形状とした場合には、素子形成領域Lへの不純物の注入工程が不要となる。
【0080】
(2)次に、プラグLCTの形状について説明する。
【0081】
参考のため、メモリセル領域MCRのプラグLCTの形状を、図79に示す。
【0082】
(2−1:ストライプ)例えば、実施の形態1の場合においては、メモリセル領域MCRのプラグLCTをX方向に繋げ、ストライプ状とした(図29、図30)。即ち、メモリセル領域のコンタクトホール19をX方向に繋げ、その内部に導電性膜を埋め込んだ形状とした。
【0083】
なお、容量Cとビット線BLとの間の主たる電流経路が半導体基板を介さないようにするには、少なくとも、メモリセル領域のコンタクトホール18と19内のプラグが繋がっていればよいが、容量Cとビット線BL間の抵抗をできるだけ下げるためには、プラグLCTのパターン面積が大きい方が好ましい。
【0084】
(2−2:全面)この他、図31および図32に示すように、ノイズ対策用容量素子領域CaRの全面にプラグLCTを形成してもよい。
【0085】
(2−3:格子状)また、ストライプ状のプラグを、Y方向に接続し、格子状としてもよい。例えば、図33および図34に示すように、メモリセル領域のコンタクトホール18内のプラグをY方向に繋げた領域で接続する。
【0086】
(2−4:変形格子状)また、前記(2−3)のY方向における接続位置を、交互にし、例えば、図35および図36に示すような形状としてもよい。即ち、メモリセル領域のコンタクトホール18内のプラグを、ストライプ状のプラグと接続したような形状とする。
【0087】
このように、プラグLCTの形状を工夫することにより、容量Cとビット線BLとの間の主たる電流経路が半導体基板を介さないようにすることができる。
【0088】
なお、(2−3)や(2−4)に示す形状は、高精度の加工技術を要し、また、(2−2)に示す形状は、前述したディッシング現象等が生じやすい。これに対し(2−1)で説明したストライプ形状は、加工が容易で、本実施の形態に用いて好適である。
【0089】
(3)次に、プラグBLCTの形状について説明する。
【0090】
参考のため、メモリセル領域MCRのプラグBLCTの形状を、図80に示す。
【0091】
(3−1:格子ドットペア)例えば、実施の形態1(図9および図11参照)の場合においては、プラグBLCTを図37および図38に示す位置に配置した。
【0092】
(3−2:格子ドット)この他、図39および図40に示すように、メモリセル領域MCRのプラグBLCT(図80参照)をX方向およびY方向に繋げた場合のすべての交点に、プラグBLCTを配置してもよい。
【0093】
(3−3:X方向ストライプ)また、図41および図42に示すように、(3−2)の形状のプラグを、X方向に接続してもよい。例えば、メモリセル領域のプラグBLCT(図80参照)をX方向に接続した形状としてもよい。
【0094】
(3−4:Y方向ストライプ)また、図43および図44に示すように、(3−2)の形状のプラグを、Y方向に接続してもよい。例えば、メモリセル領域のプラグBLCT(図80参照)をY方向に接続した形状としてもよい。
【0095】
(3−5:Y方向ストライプペア)また、図45および図46に示すように、(3−4)の形状のプラグBLCTを、1つ置きに省いてもよい。
【0096】
ここで、容量Cとビット線BLとの間の抵抗をできるだけ小さくするには、ビット線BLとプラグBLCTとの接触面積が大きい方が好ましい。プラグBLCTの形成面積は、少なくともメモリセルのプラグBLCTの形成面積と同等もしくはそれ以上であることが望ましい。
【0097】
また、プラグBLCTのパターンのピッチがメモリセルのプラグBLCTのピッチより小さい場合には、フォトリソグラフィーによる解像が困難となる。即ち、メモリセルは、その解像の限界まで微細化されているため、パターンピッチが狭いと、解像不良が生じやすい。従って、プラグBLCTのパターンのピッチは、メモリセルのプラグBLCTのピッチと同等もしくはそれ以上であることが望ましい。
【0098】
また、プラグSNCTとプラグBLCTを構成する金属膜との接触を防止するため、これらの形成領域間に余裕がある方が好ましい。この余裕は、少なくともメモリセル領域におけるこれらの間の距離より大きいことが望ましい。
【0099】
例えば、実施の形態1や2で説明した、(3−1)の形状や、(3−5)の形状は、上記の好ましい条件を満たし、本実施の形態に用いて好適である。
【0100】
なお、プラグBLCTを省略し、プラグLCT上に直接ビット線BLを形成してもよい。この場合、例えばビット線BLを薄いTiN膜(バリアメタル膜)とW膜の2層構造とし、ビット線BLを構成するW膜とプラグLCTが接触しないようにする。
【0101】
(4)次に、ビット線BLの形状について説明する。
【0102】
参考のため、メモリセル領域MCRのビット線BLの形状を、図81に示す。
【0103】
(4−1:Y方向ストライプペア)例えば、実施の形態1の場合においては、ビット線BLを、Y方向に延在するよう形成した。また、メモリセル領域のコンタクトホール18(図79参照)であって、Y方向に隣接するコンタクトホール18上に延在するよう形成した。また、換言すれば、前記(3−5)の形状のプラグBLCT(図46参照)上にY方向に延在するよう形成した(図47および図48)。
【0104】
(4−2:Y方向ストライプ)この他、ビット線BLを図49および図50に示すように、メモリセル領域のすべてのコンタクトホール18上に、Y方向に延在するよう形成してもよい。
【0105】
(4−3:メモリセル状)また、図51および図52に示すように、メモリセル領域のビット線BLと同じ形状とし、X方向に延在させてもよい。
【0106】
(4−4:格子状)また、図53および図54に示すように、ビット線BLの形状を、(4−2)の形状と、図81のメモリセル領域のビット線のパターンを組み合わせた形状とし、格子状にしてもよい。
【0107】
ここで、ビット線BLの形成領域が大きいと、ビット線が長い場合であっても抵抗の増加を抑えることができる。
【0108】
また、プラグSNCTとビット線BLを構成する金属膜との接触を防止するため、これらの形成領域間に余裕がある方が好ましい。この余裕は、少なくともメモリセル領域におけるこれらの間の距離より大きいことが望ましい。
【0109】
また、微細なラインとスペースを有するパターンの形成には、位相シフタマスクが用いられる。このマスクを用いた場合には、接続されるラインは全て同位相でなければならない。従って、(4−4)で説明した格子状は、かかるマスクを用いることができず、他の手段で微細化を図る必要がある。また、格子状に加工するためには、高精度の加工技術を要する。これに対し、例えば、(4−1)、(4−2)や(4−3)で説明したストライプ形状は、加工が容易である。
【0110】
また、(4−1)や(4−2)で説明したように、ビット線BLをY方向に延在させる場合には、ビット線の間隔が大きくなり、その加工が容易となる。また、ビット線の幅をメモリセル領域のビット線BLより大きくすることができる。その結果、ビット線BL自身の抵抗を小さくすることができ、容量の特性を向上させることができる。また、ビット線の間隔が大きいと、プラグSNCTの形成領域を大きく確保でき、容量Cとビット線BL間の抵抗を小さくすることができる。
【0111】
従って、例えば、実施の形態1や2で説明した、(4−1)の形状は、上記の好ましい条件を満たし、本実施の形態に用いて好適である。
【0112】
なお、プラグBLCTは、ビット線BLとプラグLCTとの接続を図るものであるため、ビット線BLの形状に応じて、その形状が適宜制約されることはいうまでもない。
【0113】
(5)次に、プラグSNCTの形状について説明する。
【0114】
参考のため、メモリセル領域MCRのプラグSNCTの形状を、図82に示す。
【0115】
(5−1:X方向ストライプペア)例えば、実施の形態1の場合においては、プラグSNCTを、X方向に隣接する容量Cの2つ分の形成領域毎に形成した(図55および図56)。
【0116】
ここで、メモリセル動作の高速化を図るためビット線BLを金属配線とし、また、プラグSNCTにシリコン膜を用いる場合には、金属とシリコンとの不所望の生成物を防止する必要がある。
【0117】
従って、ビット線BLの形成領域とプラグSNCTの形成領域とは重なってはならない。即ち、プラグSNCTは、ビット線BL間に形成する必要がある。例えば、プラグSNCTを、前記形状とした場合には、ビット線BLの形状として、前記(4−2)や(4−4)で説明した形状をとることはできない。
【0118】
(5−2:Y方向ストライプペア)この他、実施の形態2で説明したように、(5−1)で説明したプラグSNCTのうち、Y方向に並ぶプラグSNCTを繋げた形状としてもよい(図57および図58)。この場合は、ビット線BLの形状として、前記(4−2)や(4−4)の他、(4−3)で説明した形状も、採用することはできない。
【0119】
(5−3:X方向ストライプ)また、図59および図60に示すように、プラグSNCTの形状を、X方向に延在するストライプ状としてもよい。換言すれば、図82のメモリセル領域のプラグSNCTをX方向に繋げた形状としてもよい。この場合、ビット線BLは、例えば(4−3)で説明したX方向に延在する形状とする他ない。
【0120】
(5−4:メモリセル状)また、図61および図62に示すように、プラグSNCTの形状を、図82のメモリセル領域のプラグSNCTと同じ形状としてもよい。但し、メモリセル形成領域のプラグSNCTは、X方向に延在するビット線BLとの距離を確保するため微細化されている。従って、メモリセル領域のプラグSNCTと同じ形状とした場合には、他の形状(例えば5−1、5−2等)と比較し、容量Cとビット線BLとの間の抵抗が大きくなる。
【0121】
(5−5:幅広メモリセル状)また、図63および図64に示すように、(5−4)で説明したプラグSNCTのX方向の幅を大きくしてもよい。
【0122】
(5−6:Y方向ストライプ)また、図65および図66に示すように、(5−4)で説明したプラグSNCTの内、Y方向に並ぶプラグを繋げた形状としてもよい。
【0123】
ここで、容量Cとビット線BLとの間の抵抗をできるだけ小さくするには、プラグSNCTの形成領域が大きい方が好ましい。
【0124】
一方、プラグSNCTとビット線BLを構成する金属膜との接触を防止する必要がある場合には、これらの形成領域が重なってはならない。従って、プラグSNCTとビット線BLとの形成領域の割合を適宜調整する必要がある。また、プラグSNCTとビット線BLの間には、ある程度の余裕が必要である。
【0125】
従って、例えば、実施の形態1や2で説明した、(4−1)と、(5―1)もしくは(5−2)との組み合わせは、上記の好ましい条件を満たし、本実施の形態に用いて好適である。
【0126】
図67に、前記各部位の形状とその組み合わせの例を示す。この組み合わせのうち、(a)は、実施の形態1の場合、(b)は、実施の形態2の(1)の場合、(c)は、実施の形態2の(2)の場合である。即ち、(a)は、(5−1)、(3−1)、(2−1)、(4−1)および(1−1)の組み合わせである。また、(b)は、(5−2)、(3−1)、(2−3)、(4−1)および(1−1)の組み合わせである。また、(c)は、(5−2)、(3−5)、(2−1)、(4−1)および(1−1)の組み合わせである。
【0127】
また、(d)、(e)および(f)の場合の半導体集積回路装置の基板の要部断面図と要部平面図を図68〜図73に示す。(d)の場合は、図68および図69であり、例えば(5−3)、(3−3)、(2−2)、(4−3)および(1−1)の組み合わせである。(e)の場合は、図70および図71であり、例えば(5−3)、(3−2)、(2−2)、(4−3)および(1−1)の組み合わせである。(f)の場合は、図72および図73であり、例えば(5−4)、(図80)、(2−2)、(4−2)および(1−1)の組み合わせである。
【0128】
(実施の形態4)
前記実施の形態1〜3においては、容量Cの下部電極を多結晶シリコン膜としたが、この下部電極を金属膜としてもよい。
【0129】
例えば、容量Cの下部電極および上部電極をRu(ルテニウム)、あるいはRuO(酸化ルテニウム),TiN(窒化チタン)の膜により形成する。このRu膜は、例えば、CVD法により形成することができる。
【0130】
本実施の形態の半導体集積回路装置は、実施の形態1の場合と同様の工程で形成することが可能であるため、その詳細な説明を省略する。
【0131】
但し、多結晶シリコン膜よりなるプラグSNCTとRu膜よりなる下部電極が接触することにより不所望な生成物が生じ得るため、プラグSNCTをバリアメタル膜で構成する必要がある。もしくは、プラグSNCTの上部にバリアメタル膜を形成するか、プラグSNCTとプラグLCTを金属膜としてもよい。
【0132】
例えば、実施の形態1において、図12を参照しながら説明したスルーホール38内を含む酸化シリコン膜34の上部に、例えば、WN(窒化タングステン)膜を堆積し、スルーホール38の外部のWN膜を除去する。これにより、WN膜よりなるプラグSNCTを形成する。
【0133】
次に、酸化シリコン膜41および窒化シリコン膜40を堆積し、メモリセル領域MCRのスルーホール38の上部に溝42を形成する(図15参照)。
【0134】
次に、溝42の内部を含む酸化シリコン膜41の上部に、Ru膜43aをCVD法で堆積した後、酸化シリコン膜41の上部のRu膜43aをエッチバック等することにより、溝42の内壁に沿ってRu膜43aを残す。
【0135】
次に、溝42の内部に残ったRu膜43aの上部にCVD法で酸化タンタル(Ta2O5)膜44を形成し、その上部にCVD法でRu膜およびW膜を堆積し、これらの積層膜よりなる上部電極45aを形成する。
【0136】
なお、バリアメタル膜としては、W膜、TiN膜、Ta(タンタル)もしくはTaN(窒化タンタル)膜等を用いても良い。
【0137】
その結果、Ru膜およびW膜の積層膜からなる上部電極45a、酸化タンタル膜44からなる容量絶縁膜およびRu膜43aからなる下部電極で構成される素子Cが形成される。
【0138】
このような容量Cを有する半導体集積回路装置のノイズ対策用容量素子領域CaRの基板の要部断面図および要部平面図を図74および図75に示す。
【0139】
図示するように、プラグSNCTは、容量Cの4個×n個分の形成領域に形成される。また、図75の右部に示すように、ビット線BLおよびプラグBLCTが、Y方向に延在するよう形成される。また、プラグSNCTとビット線BL(プラグBLCT)の下部には、プラグLCTが形成されている。
【0140】
このように、容量Cの下部電極に金属を用い、また、プラグSNCTをバリアメタル膜や金属膜で構成した場合には、容量Cとビット線BL間の抵抗を小さくできる。また、ビット線BLの形成領域が小さくても、容量Cの特性を維持することができる。
【0141】
なお、本実施の形態の半導体集積回路装置の構成は、前記図面の構成に限られず、実施の形態1〜3で説明した各種構成を取り得ることは言うまでもない。
【0142】
また、プラグSNCTがWN膜等のバリアメタル膜で構成されている場合には、図76および図77に示すように、ビット線BLとプラグSNCTとを積層することが可能である。なお、この場合、プラグSNCTは、金属膜であってもよい。
【0143】
このように、プラグLCT、プラグBLCT、ビット線BLおよびプラグSNCTを順次積層することができる。
【0144】
即ち、この場合にはビット線BLや下部電極とプラグSNCTとの接触が許容されるため、実施の形態1〜3で説明したこれらのレイアウトの制限がなくなる。
【0145】
このように、ビット線BLとプラグSNCTとを積層することにより、容量素子Cの下部電極とビット線BL間の電流経路(ビット線BL−プラグSNCT−下部電極)がさらに短く、また、低抵抗となる。その結果、容量の周波数特性を向上させる等、装置の特性の向上を図ることができる。
【0146】
(実施の形態5)
前記実施の形態1〜4においては、DRAMメモリセルを構成する容量と同じ形状の容量Cをノイズ対策に用いた(DRAM容量)が、これと併せてMOS容量を形成してもよい。
【0147】
このMOS容量とは、半導体基板を下部電極、ゲート絶縁膜を容量絶縁膜とし、ゲート電極を上部電極とするものである。
【0148】
図78に、DRAM容量とMOS容量を有する半導体基板の要部断面図を示す。図中の左部は、DRAM容量部であり、右部は、MOS容量部である。
【0149】
図中の9は、例えば、多結晶シリコン膜9a、WN膜9bおよびW膜9cからなるゲート電極9であり、また、8は、ゲート酸化膜(ゲート絶縁膜)である。このMOS容量は、例えば、DRAMを構成する情報転送用MISFETや周辺回路を構成するMISFETと同様の工程で形成することができる。
【0150】
図78においては、例えば、半導体基板(p型ウエル3)が下部電極、ゲート酸化膜8が容量絶縁膜、ゲート電極9が上部電極となる。なお、27は、プラグ、32は、例えばビット線と同層で形成される配線である。また、22、23は、コンタクトホール、13aは、サイドウォールスペーサ、14は、p型ウエル3に対する給電領域であるp+型半導体領域である。
【0151】
このように、DRAM容量とMOS容量とを設けることによって、例えば、周波数は低いが電圧値の大きいノイズは、DRAM容量で除去し、その他の周波数の高いノイズを、MOS容量で除去することができる。
【0152】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【0153】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【0154】
ノイズ対策用容量素子と、この容量素子の引き出し配線(請求項1記載の第4導電性膜)との間の主たる電流の経路を前記半導体基板を介さないように構成したので、ノイズ対策用容量素子の特性を向上させることができる。また、半導体集積回路装置の動作周波数を向上させることができ、半導体集積回路装置の特性を向上させることができる。
【図面の簡単な説明】
【図1】本発明の実施の形態1である半導体集積回路装置のレイアウトの概略を示す基板(チップ)の要部平面図である。
【図2】図1のメモリセル領域およびその周辺の拡大図(基板の要部平面図)である。
【図3】本発明の実施の形態1である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図4】本発明の実施の形態1である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図5】本発明の実施の形態1である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図6】本発明の実施の形態1である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図7】本発明の実施の形態1である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図8】本発明の実施の形態1である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図9】本発明の実施の形態1である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図10】本発明の実施の形態1である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図11】本発明の実施の形態1である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図12】本発明の実施の形態1である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図13】本発明の実施の形態1である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図14】本発明の実施の形態1である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図15】本発明の実施の形態1である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図16】本発明の実施の形態1である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図17】本発明の実施の形態1である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図18】本発明の実施の形態1の効果を示すための半導体集積回路装置を示す基板の要部断面図である。
【図19】本発明の実施の形態2である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図20】本発明の実施の形態2である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図21】本発明の実施の形態2である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図22】本発明の実施の形態2である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図23】本発明の実施の形態3である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図24】本発明の実施の形態3である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図25】本発明の実施の形態3である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図26】本発明の実施の形態3である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図27】本発明の実施の形態3である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図28】本発明の実施の形態3である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図29】本発明の実施の形態3である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図30】本発明の実施の形態3である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図31】本発明の実施の形態3である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図32】本発明の実施の形態3である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図33】本発明の実施の形態3である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図34】本発明の実施の形態3である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図35】本発明の実施の形態3である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図36】本発明の実施の形態3である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図37】本発明の実施の形態3である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図38】本発明の実施の形態3である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図39】本発明の実施の形態3である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図40】本発明の実施の形態3である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図41】本発明の実施の形態3である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図42】本発明の実施の形態3である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図43】本発明の実施の形態3である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図44】本発明の実施の形態3である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図45】本発明の実施の形態3である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図46】本発明の実施の形態3である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図47】本発明の実施の形態3である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図48】本発明の実施の形態3である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図49】本発明の実施の形態3である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図50】本発明の実施の形態3である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図51】本発明の実施の形態3である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図52】本発明の実施の形態3である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図53】本発明の実施の形態3である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図54】本発明の実施の形態3である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図55】本発明の実施の形態3である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図56】本発明の実施の形態3である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図57】本発明の実施の形態3である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図58】本発明の実施の形態3である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図59】本発明の実施の形態3である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図60】本発明の実施の形態3である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図61】本発明の実施の形態3である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図62】本発明の実施の形態3である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図63】本発明の実施の形態3である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図64】本発明の実施の形態3である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図65】本発明の実施の形態3である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図66】本発明の実施の形態3である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図67】本発明の実施の形態3において説明した半導体集積回路装置の各部位の組み合わせおよび他の実施の形態において説明した半導体集積回路装置の各部位の組み合わせ(a)〜(f)を示す図表である。
【図68】本発明の実施の形態3である半導体集積回路装置を示す基板の要部断面図である。
【図69】本発明の実施の形態3である半導体集積回路装置を示す基板の要部平面図である。
【図70】本発明の実施の形態3である半導体集積回路装置を示す基板の要部断面図である。
【図71】本発明の実施の形態3である半導体集積回路装置を示す基板の要部平面図である。
【図72】本発明の実施の形態3である半導体集積回路装置を示す基板の要部断面図である。
【図73】本発明の実施の形態3である半導体集積回路装置を示す基板の要部平面図である。
【図74】本発明の実施の形態4である半導体集積回路装置を示す基板の要部断面図である。
【図75】本発明の実施の形態4である半導体集積回路装置を示す基板の要部平面図である。
【図76】本発明の実施の形態4である他の半導体集積回路装置を示す基板の要部断面図である。
【図77】本発明の実施の形態4である他の半導体集積回路装置を示す基板の要部平面図である。
【図78】本発明の実施の形態5である半導体集積回路装置を示す基板の要部断面図である。
【図79】本発明の半導体集積回路装置のメモリセル領域の各部位の形状を示す基板の要部平面図である。
【図80】本発明の半導体集積回路装置のメモリセル領域の各部位の形状を示す基板の要部平面図である。
【図81】本発明の半導体集積回路装置のメモリセル領域の各部位の形状を示す基板の要部平面図である。
【図82】本発明の半導体集積回路装置のメモリセル領域の各部位の形状を示す基板の要部平面図である。
【符号の説明】
1 半導体基板(基板)
3 p型ウエル
8 ゲート酸化膜
9a 多結晶シリコン膜
9b WN膜
9c W膜
9 ゲート電極
10 窒化シリコン膜
11 n-型半導体領域
13 窒化シリコン膜
13a サイドウォールスペーサ
16 酸化シリコン膜
17 n型半導体領域
18 コンタクトホール
19 コンタクトホール
21 酸化シリコン膜
22、23 コンタクトホール
24 p+型半導体領域
25 スルーホール
27 プラグ
32 配線
34 酸化シリコン膜
38 スルーホール
40 窒化シリコン膜
41 酸化シリコン膜
42 溝
43a Ru膜
43b アモルファスシリコン膜
43c 多結晶シリコン膜
43 下部電極
44 酸化タンタル膜
45 TiN膜(上部電極)
45a 上部電極
50 酸化シリコン膜
BL ビット線
BLCT プラグ
C 容量素子(情報蓄積用容量素子、ノイズ対策用容量素子)
CaR ノイズ対策用容量素子領域
L 素子形成領域(アクティブ)
LCT プラグ
MA メインアンプ
MCR、MCR1〜4 メモリセル領域
Qs 情報転送用MISFET
RWC 制御回路
SA センスアンプ
SARY サブアレイ
SGI 素子分離
SNCT プラグ
SWD サブワードドライバ
WA ライトアンプ
WL ワード線
Claims (16)
- MISFETと前記MISFETに直列に接続された情報転送用容量素子とからなるメモリセルが複数形成されたメモリ領域と、容量素子が形成された容量素子領域とを有し、
(a)前記メモリ領域には、
(a1)半導体基板の主表面に形成された前記MISFETと、
(a2)前記MISFETのソース、ドレイン領域上に形成された第1および第2接続部と、
(a3)前記第1接続部上に形成された第3接続部と、
(a4)前記第2接続部上に形成された第4接続部と、
(a5)前記第3接続部上に形成された前記情報転送用容量素子と、
(a6)前記第4接続部上に形成されたビット線と、
が形成され、
(b)前記容量素子領域には、
(b1)前記半導体基板上に形成され、前記第1および第2接続部と同層の膜で構成される第1導電性膜と、
(b2)前記第1導電性膜上に形成され、前記第3接続部と同層の膜で構成される第2導電性膜と、
(b3)前記第1導電性膜上に形成され、かつ、前記第4接続部と同層の膜で構成され、前記第2導電性膜と離間して配置される第3導電性膜と、
(b4)前記第2導電性膜上に形成され、前記情報転送用容量素子と同層の膜で構成される前記容量素子と、
(b5)前記第3導電性膜上に形成され、かつ、前記ビット線と同層の膜で構成され、前記第2導電性膜と離間して配置される第4導電性膜と、
が形成され、
前記容量素子と前記第4導電性膜との間の電流の経路であって、前記第3導電性膜、前記第1導電性膜および前記第2導電性膜を介する第1の経路は、
前記第3導電性膜、前記第1導電性膜、前記半導体基板、前記第1導電性膜および前記第2導電性膜を介する第2の経路より低抵抗であり、
前記第1導電性膜、前記第2導電性膜および前記容量素子の下部電極は、シリコン膜よりなり、
前記第4導電性膜は、金属膜よりなり、
前記第3導電性膜は、前記金属膜と前記シリコン膜との反応を防止するバリア膜を有することを特徴とする半導体集積回路装置。 - 前記半導体集積回路装置は、
前記容量素子が、マトリックス状に配置され、
前記第2導電性膜は、2個以上の前記容量素子と接続していることを特徴とする請求項1記載の半導体集積回路装置。 - 前記半導体集積回路装置は、
前記容量素子が、マトリックス状に配置され、
前記第1導電性膜は、第1方向に延在する複数の配線であり、前記第1方向に並ぶ前記容量素子と電気的に接続していることを特徴とする請求項1記載の半導体集積回路装置。 - 前記半導体集積回路装置の、
前記容量素子は、前記第2導電性膜上に形成された第1電極、前記第1電極上に形成された容量絶縁膜および前記容量絶縁膜上に形成された第2電極を有し、前記第1電極には、前記第1電極1個に対応する領域に存在する前記第4導電性膜を介して電位が印加されることを特徴とする請求項1記載の半導体集積回路装置。 - 前記容量素子は、第1方向にm個(m≧1、整数)、前記第1方向と直交する方向にn個(n≧1、整数)のマトリックス状に配置され、
前記第2導電性膜は、前記第1方向に並ぶp個(p<m)毎の前記容量素子と接続するよう前記第1方向に複数延在し、
前記第4導電性膜は、前記第2導電性膜間に、前記第1方向と直交する第2方向に延在するよう配置されることを特徴とする請求項1記載の半導体集積回路装置。 - 前記第4導電性膜の幅は、前記第3導電性膜の幅より小さいことを特徴とする請求項1記載の半導体集積回路装置。
- 前記容量素子は、第1方向にm個(m≧1、整数)、前記第1方向と直交する方向にn個(n≧1、整数)のマトリックス状に配置され、
前記第1導電性膜は、前記m個×n個の容量素子と電気的に接続するよう、前記m個×n個の容量素子に対応する領域に形成されることを特徴とする請求項1記載の半導体集積回路装置。 - 前記半導体集積回路装置は、さらに、
(c)前記半導体基板と、前記半導体基板上に絶縁膜を介して形成された第5導電性膜を電極とする他の容量素子を有することを特徴とする請求項1記載の半導体集積回路装置。 - 前記第2導電性膜上に形成された前記容量素子は、前記情報転送用容量素子と同じピッチで形成されることを特徴とする請求項1記載の半導体集積回路装置。
- 前記第4導電性膜は、前記ビット線と直交する方向に延在し、
前記第2導電性膜は、少なくとも2個以上の前記容量素子と接続していることを特徴とする請求項1記載の半導体集積回路装置。 - 前記第2導電性膜は、ストライプ状に形成されることを特徴とする請求項1記載の半導体集積回路装置。
- 前記第4導電性膜は、前記ビット線と同じ方向に延在し、前記第2導電性膜は、ストライプ状に前記方向と同じ方向に形成されることを特徴とする請求項1記載の半導体集積回路装置。
- 前記第4導電性膜は、格子状であることを特徴とする請求項1記載の半導体集積回路装置。
- 前記第4導電性膜の幅は、前記ビット線の幅より大きいことを特徴とする請求項1記載の半導体集積回路装置。
- MISFETと前記MISFETに直列に接続された情報転送用容量素子とからなるメモリセルが複数形成されたメモリ領域と、容量素子が形成された容量素子領域とを有し、
(a)前記メモリ領域には、
(a1)半導体基板の主表面に形成された前記MISFETと、
(a2)前記MISFETのソース、ドレイン領域上に形成された第1および第2接続部と、
(a3)前記第1接続部上に形成された第3接続部と、
(a4)前記第2接続部上に形成された第4接続部と、
(a5)前記第3接続部上に形成された前記情報転送用容量素子と、
(a6)前記第4接続部上に形成されたビット線と、
が形成され、
(b)前記容量素子領域には、
(b1)前記半導体基板上に形成され、前記第1および第2接続部と同層の膜で構成される第1導電性膜と、
(b2)前記第1導電性膜上に形成され、前記第4接続部と同層の膜で構成される第2導電性膜と、
(b3)前記第2導電性膜上に形成され、前記ビット線と同層の膜で構成される第3導電性膜と、
(b4)前記第3導電性膜上に形成され、前記第3接続部と同層の膜で構成される第4導電性膜と、
(b5)前記第4導電性膜上に形成され、前記情報転送用容量素子と同層の膜で構成される前記容量素子と、
が形成され、
前記容量素子と前記第3導電性膜との間の電流の経路であって、第4導電性膜を介する第1の経路は、
前記第4導電性膜、前記第3導電性膜、前記第2導電性膜、前記第1導電性膜、前記半導体基板、前記第1導電性膜および前記第2導電性膜を介する第2の経路より低抵抗であり、
前記第1導電性膜は、シリコン膜、バリア膜または金属膜よりなり、
前記第3導電性膜および前記容量素子の下部電極は、金属膜よりなり、
前記第4導電性膜は、金属膜とシリコン膜との反応を防止するバリア膜または金属膜であることを特徴とする半導体集積回路装置。 - 前記半導体集積回路装置は、さらに、
(c)前記半導体基板と、前記半導体基板上に絶縁膜を介して形成された第5導電性膜を電極とする他の容量素子を有することを特徴とする請求項15記載の半導体集積回路装置。
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