JP2940485B2 - 半導体記憶装置 - Google Patents
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Description
り、特に1セルに複数ビットを記憶させるようにした多
値ダイナミック・ランダム・アクセス・メモリ(DRA
M)に関する。
モリ(DRAM)は、記憶容量(ビット数)がほぼ3年
に4倍増加するような割合で開発されてきている。これ
までこのような記憶容量の増大は、半導体素子の微細化
による高集積化とチップサイズの増加によって達成され
てきた。しかし、近年パターンの微細加工が難しくなる
とともに、微細化された素子の信頼性を確保することが
益々困難になってきている。また、チップサイズの増大
は、コストが増加するばかりでなく、歩留まりの低下も
招く。
2値で1ビットが構成されている。従って、DRAMの
ビット容量を増大させるには、メモリセル数を増大させ
なければならず、ビット容量の増大は必然的に上述のよ
うな問題を引き起こすことになる。この問題を解決する
ものとして、メモリセルのレベル数を2値より大きくす
る、いわゆる多値メモリが提案されている(特開昭63
−149900号公報など)。
のセンスをMSB(モースト・シグニフィカント・ビッ
ト)からLSB(リースト・シグニフィカント・ビッ
ト)方向へ順次実行し、上位ビットのセンス結果を用い
て下位ビットのセンスレベルを変える方式が提案され、
それ以前の多値メモリに比較してビット当たりの面積を
より微細化できるものとして期待されている。その多値
メモリの回路図を図10に示す。
スファゲートTGによって2組の分割ビット線対BL1
とBL1B、およびBL2とBL2Bに分けられ、各分
割ビット線対はセンスアンプSA1とSA2をもってお
り、本来のビット線対BL、BLBとワード線WLi
(i=0〜255)との交点にあるメモリセルは分割ビ
ット線対BL1とBL1B、およびBL2とBL2Bに
振り分けられている。メモリセルの配分は、分割ビット
線の浮遊容量(センスアンプ等のすべてを含む)CB1
とCB2の比が1:2となるように分配されている。
びBL2とBL1Bの間に各々カップル容量素子Cc
(Ccはカップル容量素子の容量値をも意味する)が接
続されている。メモリセルにはセル容量素子Cs(Cs
はセル容量素子の容量値をも意味する)が備えられてお
り、Csの一端にはプレート電位と呼ばれる一定電位V
P(=(1/2)Vcc)が印加されている。また、分
割ビット線BL1とBL2BおよびBL2とBL1B
は、それぞれカラム選択線CSLの信号によって制御さ
れるトランジスタを介して入出力線I/O1とI/O2
に接続されている。
(a)、(b)を参照して説明する。ここで、図11
(a)、(b)は、それぞれ分割ビット線対BL2とB
L2Bおよび分割ビット線対BL1とBL1Bの電圧波
形を示す。
ンしており、ビット線対BLとBLBは、通常のDRA
Mと同様にプリチャージトランジスタ(図示なし)とイ
コライズトランジスタ(図示なし)により(1/2)V
ccにプリチャージされている。その後、時刻T1でワ
ード線が選択されるとセルデータがビット線BLまたは
BLBの何れかに読み出される。選択セルの接続されて
いない側のビット線の電位はプリチャージレベルに留ま
る。このとき、トランスファゲートTGはオンしている
ので、選択セルが、分割ビット線のいずれかの側にあっ
ても両分割ビット線には、セルデータ“0”〜“3”に
従った同一の電圧が現れる。この電圧は、図11に示さ
れるように、セルデータが“0”、“1”であるときは
(1/2)Vcc(=VP)より低く、セルデータが
“2”、“3”であるときはVPより高くなる。
Gがオフし、続いてセンスアンプSA2が活性化が始ま
り、分割ビット線対BL2、BL2B上のデータの増幅
が始まる。時刻T3において、分割ビット線対BL2、
BL2Bの一方が“1”レベル(Vcc)、他方が
“0”レベル(GND)になる。ここで、選択セルが、
ビット線BL側に接続され、セルに“2”または“3”
が格納されていたものと仮定すると、BL2がVccレ
ベル、BL2BがGNDレベルとなる。
1/2Vccとなっている。その結果、カップル容量素
子Ccにより、BL1Bは、xV持ち上げられ、BL1
はxV引き下げられることになる。ここで、隣り合う信
号レベルの電位差を2dVとし、変動する電位差xVを
dVに等しくなるようにカップル容量Ccを調整してお
けば、リファレンスレベルとなるBL1BのレベルはV
PからVP+dVとなる。これに対し、選択セル側のB
L1のレベルは、記憶データが“2”であったときに
は、VP+dVからVPへ、また、記憶データが“3”
であったときには、VP+3dVからVP十2dVへと
変化する。
が活性化されると、BL1とBL1Bは、記憶データに
従って、一方が“1”レベル(Vcc)、他方が”0”
レベル(GND)になる。すなわち、記憶データが
“3”であるとき、実線で示すように、BL1がVc
c、BL1BがGNDとなり、記憶データが“2”であ
るとき、点線で示すように、BL1がGND、BL1B
がVccとなる。
1”であるとき、カップル容量Ccによる電位変動は逆
方向に働き、BL1Bのリファレンス電位はVPからV
P−dVとなり、他方のBL1のレベルは、VP−2d
V(“0”のとき)、またはVP(“1”のとき)とな
る。このように、SA2でセンスし、その結果をSA1
のセンスレベルへフイードバックすることで、SA2で
はMSBのデータが、SA1ではLSBのデータが、増
幅される。これらの信号は、カラム選択線CSLの信号
をハイレベルとすることにより、I/O1およびI/O
2を介して外部に読み出される。
Li(i=0,1,2,……)を選択した状態のまま、
トランスファゲートTGをオンさせることにより行うこ
とができる。このとき、ビット線の電位は、TGのオン
前のビット線の電位とビット線容量CB1、CB2の容
量比で決まる、Vccを“3”、GNDを“0”とする
レベルとなる。
ット線のBL1の容量をCB1とすると、セルに蓄える
最高電圧(Vcc)と最低電圧(GND)との間のセル
から読み出される電圧差Vrは、読み出し時にはトラン
スファゲートTGがオンしているため、ビット線容量は
3CB1となるため、 Vr=Vcc/{1+(3CB1/Cs)} となる。各レベル間の電位差2dVはVr/3であるか
ら、 2dV=Vcc/{3(1+(3CB1/Cs))} となる。
ップル容量素子Ccを介してクロス交差したビット線に
与えられる電位変化xVは、 xV=Vcc/{2(1+(CB1/Cc))} となる。従って、xV=dVが成立するための条件は、 1+(CB1/Cc)=3{1+(3CB1/Cs)} ここで、CB1/Cc>>1、CB1/Cs>>1と仮
定すると、 CB1/Cc=9CB1/Cs Cc=Cs/9 となる。よって、ビット線間のカップル容量Ccは、メ
モリセル容量Csの1/9とすればよいことになる(但
し、この値はセンス方式を変えることによって変化する
ものであって固定的なものではない)。
は、MSB以外のビットを誤りなく読み出すためには、
カップル容量Ccとメモリセル容量Csとの比を一定に
しておくことが極めて重要なことである。この比が一定
化されない場合には、読み出し電圧に対する許容度が低
くなり、また誤読み出しの可能性が高くなる。しかしな
がら、半導体製造工程においては、プロセス変動が生じ
ることを避けることはできず、そして、プロセスに変動
が生じた場合には、そのプロセスで形成された容量素子
の容量値にバラツキが生じることになる。
モリセル容量Csを大きくする必要があるが、セルサイ
ズが小さくなったため、最近ではキャパシタ構造を3次
元的に形成したスタックト型およびトレンチ型が用いら
れている。これらキャパシタ構造を構成するトランジス
タの拡散層に接続される電極は、設計ルールと呼ばれる
最小寸法を用いてパターン形成される。
容量Csに対して常に数分の1の値になるように正確に
形成する必要があるため、カップル容量素子とメモリセ
ル容量素子とを同一のプロセスにおいて形成することが
望ましい。しかしながら、従来は、既にメモリセル容量
素子は最小設計ルールに基づいて設計されているため、
メモリセル容量Csと同じ層の材料を使用し、なおかつ
Csの数分の1の容量を単独の容量素子により得ること
は極めて困難である。
めに、容量絶縁膜の膜厚は容量膜にかかる電圧において
リークが無視できる最低限の厚さにまで薄膜化されてい
る。このメモリセル容量素子の容量絶縁膜には、ビット
線BL、BLBとプレート間の電位差の電圧が加わる。
ビット線に加わる電圧はメモリセル内部の電源電圧Vc
cと接地電位GNDの間で変化する。プレートにかかる
電圧VPはメモリセル内部の電源電圧の半分のVcc/
2である。従って、メモリセル容量素子の容量絶縁膜に
印加される電圧は最大でVcc/2である。一方、カッ
プル容量は対になる2つのビット線に接続される。よっ
てカップル容量素子Ccに加わる電圧は最大Vccとメ
モリセル容量素子のそれの2倍になる。
の一方の電極(スタック型容量の場合は下部電極)は、
コンタクト孔を介して基板表面に形成された基板と逆導
電型の拡散層に接続されている。従って、メモリセルの
容量値は、正確には2つの電極と容量絶縁膜で構成され
るいわゆるセル容量と、拡散層と基板とのpn接合から
なる接合容量との和である。
0分の1以下の小さな値である。しかし、上記の従来の
半導体記憶素子におけるカップル容量Ccはメモリセル
容量Csの数分の1の値が適当とされるために、pn接
合容量は無視できない大きさである。よって、カップル
容量素子の下部電極が、メモリセル容量素子と同様にコ
ンタクト孔を介して拡散層に接続されると、接合容量が
カップル容量Ccに影響することがある。
ル容量Csに対して数分の1の値になるとしてきたが、
これは前述のようにCB1/Cc>>1、CB1/Cs
>>1と仮定したからである。しかし、通常のDRAM
において、メモリセル容量CsはCB1の10分の1程
度の値となる。CB1/Cs>>1の仮定を用いずに、
正確にCcの値を求めると、 Cc=aCs+b (a,bは実数で、0<a<1、0<b) となる。すなわち、カップル容量Ccは、メモリセル容
景Csに依存する容量成分と依存しない容量成分の和と
なる容量素子が必要となることになる。例えば、図10
の回路を用いたある条件におけるaの値は、0.08と
なる。
製造プロセスに変動が生じることがあっても、カップル
容量とメモリセル容量との容量比を常に一定に確保する
ことができる半導体記憶装置を提供することを目的とす
る。
持しつつ、かつ、メモリセル容量と同−の層の材料を使
用しながら、メモリセル容量の数分の1の容量素子を形
成された半導体記憶素子を提供することにある。
量素子と同一プロセスにより形成されたカップル容量素
子にメモリセル容量素子より高い電圧が印加されること
があってもリークや絶縁膜破壊を招くことのない半導体
記憶装置を提供することにある。
響がないカップル容量を形成した半導体記憶装置を提供
することにある。
ル容量値がビット線容量値に対して無視できない値とな
る場合に最適となるカップル容量を得るためにメモリセ
ル容量に依存する容量成分と依存しない容量成分を有す
るカップル容量素子を形成した半導体記憶装置を提供す
ることにある。
成するため、メモリセルアレイ部に接続されているビッ
ト線対がトランスファゲートによって複数に分割され、
隣接する分割されたビット線対がたすき掛けにカップル
容量素子を介して接続され、各分割ビット線対はそれぞ
れ個別にセンスアンプを有する、1つのメモリセルに2
値より多くの情報を記憶するダイナミック・ランダム・
アクセス・メモリを含む半導体記憶装置において、カッ
プル容量素子を構成する第1の容量絶縁膜と第1の容量
絶縁膜を挟んで上下に位置する第1及び第2の電極と
は、メモリセルアレイ部におけるデータ記憶用容量素子
を構成する第2の容量絶縁膜と第2の容量絶縁膜を挟ん
で上下に位置する第3及び第4の電極が形成される層と
同一の層の導電層及び絶縁膜で形成されていることを特
徴とする。
第1の容量絶縁膜と第1及び第2の電極とは、メモリセ
ルアレイ部におけるデータ記憶用容量素子を構成する第
2の容量絶縁膜と第3及び第4の電極が形成される層と
同一の層の導電層及び絶縁膜で形成されるため、例えば
プロセス変動により、形成された容量素子の容量値にバ
ラツキが生じることがあっても、そのバラツキはカップ
ル容量とメモリセル容量とで同一の傾向をもって現れる
ため、容量比に影響を与えることはない。また、本発明
では、カップル容量を形成するための特別の工程を設け
る必要がないため、1セル1ビットの従来のDRAMを
製造する場合と同様に、カップル容量素子をメモリセル
アレイ部のデータ記憶用容量素子と同一のプロセスで形
成することができる。これにより、前記の1番目の目的
を達成できる。
成するため、カップル容量素子は、データ記憶用容量素
子と同一の層構造を有する、第1の容量絶縁膜と第1の
容量絶縁膜を挟んで上下に位置する第1及び第2の電極
からなる単位容量素子を複数個直列に接続した構成であ
り、更にカップル容量素子は、データ記憶用容量素子と
同一又はこれよりも広い平面形状に形成されていること
を特徴とする。
子を、メモリセル容量素子と同等またはそれ以上のサイ
ズの単位容量素子の直列接続体によって構成しているの
で、メモリセルを形成する際に用いた最小設計寸法を維
持したまま、メモリセル容量以下の容量値のカップル容
量素子を形成することが可能となる。
量素子を直列接続体により構成されていることにより、
全体にかかる電圧は分割され、個々の単位容量素子の容
量絶縁膜にかかる電圧がビット線にかかる電圧の直列接
続個数分の1にできる。
タ記憶用容量素子が、ビット線対を構成するビット線よ
り上方に形成されている。また、好ましくは、直列接続
された複数個の単位容量素子は、各単位容量素子の第1
の容量絶縁膜の上部に配置された第1の電極を共通と
し、複数個の単位容量素子の第2の電極がそれぞれ導体
層に第1のコンタクトプラグを介して接続され、共通の
第1の電極の両端は2つの第2のコンタクトプラグを別
々に介して隣接する分割されたビット線対に接続され
る。
ト線対は、第2の電極と基板表面の間で該基板の表面に
堆積された絶縁膜上に形成されていることを特徴とす
る。
単位容量素子を、各単位容量素子の第1の容量絶縁膜の
上部に配置された第1の電極を共通とし、複数個の単位
容量素子の第2の電極がそれぞれ、基板と第2の電極の
間で基板の表面に堆積された絶縁膜上に堆積された配線
層に第1のコンタクトプラグを介して接続し、直列接続
された複数個の単位容量素子の両端は2つの第2のコン
タクトプラグを別々に介して隣接する分割されたビット
線対に接続することを特徴とする。
るための導体層に、容量下部電極である第2の電極と基
板との間に形成された配線層を用いているため、pn接
合の影響がないカップル容量を形成することができ、前
記4番目の目的を達成できる。ここで、この発明の配線
層は、ワード線あるいはビット線となる導体層と同一の
層の導体層で形成されることが可能である。
ータ記憶用容量素子と同一の層構造を有する、第1の容
量絶縁膜と第1の容量絶縁膜を挟んで上下に位置する第
1及び第2の電極からなる単位容量素子が複数個直列に
接続され、かつ、半導体基板と異なる導電型の第1の拡
散層及び第1の拡散層上に形成された第3の容量絶縁膜
と第3の容量絶縁膜上の第3の電極から形成され、複数
個の単位容量素子による直列回路に並列に接続された金
属絶縁膜半導体容量素子とからなる構成としたことを特
徴とする。
セル容量(データ記憶用容量素子の容量)に依存する容
量成分を有する複数個直列接続された単位容量素子と、
メモリセル容量に依存しない容量成分を有する金属絶縁
膜半導体容量素子からカップル容量素子を形成するよう
にしているため、メモリセル容量値がビット線容量値に
対して無視できない値となった場合でも、多値メモリ動
作に最適となるカップル容量値を得ることができ、前記
5番目の目的を達成できる。
板上に形成されたメモリセルアレイ部の絶縁ゲート電界
効果トランジスタのゲート絶縁膜と同一の層であり、第
3の電極は絶縁ゲート電界効果トランジスタのゲート電
極と同一の層であることが、カップル容量素子を形成す
るための特別の工程を不要にできる点で望ましい。
いて図面と共に説明する。
半導体記憶装置の第1の実施の形態の回路図を示す。同
図中、図10と同一構成部分には同一符号を付し、その
説明を省略する。図1に示す半導体記憶装置が図10に
示した従来の半導体記憶装置と異なる点は、分割ビット
線BL1とBL2BおよびBL2とBL1Bの間にそれ
ぞれ接続されているカップル容量素子Ccが、メモリセ
ル容量素子Csと同一の層構造を有する単位容量素子を
複数個直列に接続して構成されている点である。
においては、9個の単位容量素子が直列接続されてい
る。この個数は単位容量素子の容量値とセンス回路の種
類によって変わる。この第1の実施の形態は、図10に
示した半導体記憶装置と同様の動作を行う多値メモリを
構成している。
体記憶装置におけるカップル容量部1およびメモリセル
アレイ部2の構造を模式的に示した断面図である。図2
に示されるように、フィールド酸化膜4からなる素子分
離領域によって分離されたP型シリコン基板3の表面に
ゲート酸化膜5が形成されている。フィールド酸化膜4
上およびゲート酸化膜5上にはワード線6a、6bが形
成されている。ワード線のゲート酸化膜5上の部分はゲ
ート電極を構成している。
a)が形成されている領域以外のメモリセルアレイ部2
のP型シリコン基板3の表面領域内にはトランジスタの
ソース・ドレイン領域となるN型拡散層7a、7bが形
成されており、カップル容量部1のP型シリコン基板3
の表面には単位容量素子を接続するためのN型拡散層7
cが形成されている。これらの表面上には、シリコン酸
化膜からなる第1層間絶縁膜8が堆積されている。第1
層間絶縁膜8中にはN型拡散層7bと第1層間絶縁膜8
上に形成された容量下部電極10を接続する第1コンタ
クトプラグ9が形成されている。
た容量絶縁膜11を介して容量上部電極12が形成され
ている。第1層間絶縁膜8上および容量上部電極12上
に第2層間絶縁膜13が堆積されている。第2層間絶縁
膜13中には容量上部電極12と第2層間絶縁膜13上
に形成されたビット線15aとを接続する第2コンタク
トプラグ14bが形成されており、第1層間絶縁膜8お
よび第2層間絶縁膜13中にはN型拡散層7a、7cと
第2層間絶縁膜13上に形成されたビット線15a、1
5bとを接続する第2コンタクトプラグ14a、14c
が形成されている。
下部電極10、容量絶縁膜11および容量上部電極12
から構成されたメモリセルの容量素子が、ワード線6a
の上部でビット線15aの下部に形成されているスタッ
クトキャパシタ構造のメモリセルが形成されている。
10、容量絶縁膜11および容量上部電極12から構成
された複数個(ここでは9個)の単位容量素子が形成さ
れている。それぞれの単位容量素子は容量上部電極12
および第1コンタクトプラグ9とN型拡散層7cによっ
て直列に接続され、直列に接続された一端は第2コンタ
クトプラグ14bを介して対になる一方のビット線15
aに接続され、他端は第2コンタクトプラグ14cを介
して対になる他方のビット線15bに接続されている。
よって、ビット線15a、15b間に単位容量素子の直
列接続体からなるカップル容量が形成されている。
間のカップル容量素子をメモリセル容量素子と同一のプ
ロセスで形成するようにしたため、たとえ容量を形成す
る際のプロセスの変動により、例えば容量絶縁膜厚や電
極高さなどにバラツキが生じても、メモリセルの容量と
カップル容量の比は一定に保たれるために、多値センス
動作のマージンを大きく確保することができる。
素子を構成する電極10及び12と容量絶縁膜11は、
メモリセルセルアレイ部2の容量素子を構成する電極1
0及び12と容量絶縁膜11と同じ層を用いているの
で、製造工程を増加する必要がなく、多値メモリを従来
のDRAMと同等の製造コストで製造することができ
る。
ップル容量部1の容量素子を、メモリセルアレイ部2の
容量素子と同等またはそれ以上のサイズの単位容量素子
の直列接続体によって構成しているので、メモリセルを
形成する際に用いた最小設計寸法を維持したまま、メモ
リセル容量以下の容量値のカップル容量素子を形成でき
る。そして、最小設計寸法に変更がないため、新たな製
造装置を投入する必要はなく設備コストの負担を増加さ
せることなく、多値メモリの製造が可能になる。
ル容量部1の容量素子が複数個の単位容量素子を直列接
続体により構成されていることにより、全体にかかる電
圧は分割され、個々の単位容量素子の容量絶縁膜にかか
る電圧がビット線にかかる電圧の直列接続個数分の1に
なり、メモリセルアレイ部2の容量素子に用いる容量絶
縁膜11と同じ絶縁膜を用いても、リーク電流が増加し
たり絶縁破壊が生じたりすることはなく、高い信頼性を
維持することができる。
半導体記憶装置の第2の実施の形態におけるカップル容
量部21およびメモリセルアレイ部22の構造を模式的
に示した断面図である。なお、本実施の形態の回路は図
1に示した第1の実施の形態のものと同様である。
24からなる素子分離領域によって分離されたP型シリ
コン基板23の表面にゲート酸化膜25が形成されてい
る。ゲート酸化膜25上の所望の領域に形成されたワー
ド線26aはトランジスタのゲート電極を構成してお
り、フィールド酸化膜24上に形成されたワード線26
bはゲート電極を接続する配線となっている。フィール
ド酸化膜24およびゲート電極(26a)が形成されて
いる領域以外のメモリセルアレイ部22のP型シリコン
基板23の表面領域内にはトランジスタのソース・ドレ
インとなるN型拡散層27a、27bが形成されてお
り、カップル容量部21のP型シリコン基板23の表面
には単位容量素子を直列接続するためのN型拡散層27
cが形成されている。これら表面には、シリコン酸化膜
からなる第1層間絶縁膜28が堆積されている。
aと第1層間絶縁膜28上に形成されたビット線30a
を接続する第1コンタクトプラグ29が形成されてい
る。ビット線30a、30bの表面上および第1層間絶
縁膜28上には第2層間絶縁膜31が堆積されている。
第2層間絶縁膜31中には、ビット線30a、30bと
第2層間絶縁膜31上に形成された容量下部電極33と
を接続する第2コンタクトプラグ32cが形成されてお
り、第1層間絶縁膜28および第2層間絶縁膜31中に
は、N型拡散層27b、27cと第2層間絶縁膜31上
に形成された容量下部電極33とを接続する第2コンタ
クトプラグ32a、32bが形成されている。
れた容量絶縁膜34を介して容量上部電極35が形成さ
れている。その結果、メモリセルアレイ部22には、容
量下部電極33、容量絶縁膜34および容量上部電極3
5から構成されたメモリセルの容量素子がワード線26
aおよびビット線30a上部に形成されているスタック
トキャパシタ構造のメモリセルが形成されている。ま
た、カップル容量部21には、容量下部電極33、容量
絶縁膜34および容量上部電極35から構成された複数
個(この実施の形態では12個)のキャパシタが形成さ
れ、それぞれのキャパシタは容量上部電極35および第
2コンタクトプラグ32bとN型拡散層27cによって
直列に接続され、直列に接続された一端は第2コンタク
トプラグ32cを介して対になる一方のビット線30a
に接続され、他端は第2コンタクトプラグ32cを介し
て対になる他方のビット線30bに接続されている。よ
って、ビット線30a、30b間には単位容量素子の直
列接続体によって構成されるカップル容量素子が接続さ
れたことになる。
量Csの4/3の容量を有する単位容量素子を12個直
列接続することにより、Cs/9の容量値のカップル容
量素子を得ている。この第2の実施の形態によれば、第
1の実施の形態と同様の特長を有する多値メモリを構成
できる。
半導体記憶装置の第3の実施の形態におけるカップル容
量部41およびメモリセルアレイ部42の構造を模式的
に示した断面図である。図4に示されるように、P型シ
リコン基板43の表面にフィールド酸化膜44からなる
素子分離領域によって分離された素子領域が形成されて
いる。P型シリコン基板43には溝が形成され、溝内部
の表面にはP型シリコン基板43と絶縁するためのトレ
ンチ酸化膜45が形成されている。トレンチ酸化膜45
の内側には容量第1電極46が形成され、容量第1電極
46の内側表面には容量絶縁膜47が堆積されている。
容量絶縁膜47の内側表面には溝を埋め込むように容量
第2電極48が形成されており、これにより、トレンチ
内部にスタックトキャパシタが形成されている。
板43の表面にゲート酸化膜49が形成されている。ゲ
ート酸化膜49上の所望の領域に形成されたワード線5
0aはトランジスタのゲート電極を構成しており、容量
第2電極48上の絶縁膜上に形成されたワード線50b
はゲート電極間を接続する配線となっている。フィール
ド酸化膜44、トレンチ内部のスタックトキャパシタお
よびゲート電極(50a)が形成されている領域以外の
メモリセルアレイ部42のP型シリコン基板43の表面
にトランジスタのソース・ドレインとなるN型拡散層5
1a、51bが形成されており、カップル容量部41の
P型シリコン基板43の表面には単位容量素子を接続す
るためのN型拡散層51cが形成されている。
て容量第1電極46に接続されている。これらの表面上
には、シリコン酸化膜からなる層間絶縁膜52が堆積さ
れている。層間絶縁膜52中には、N型拡散層51a、
51cおよび容量第2電極48と層間絶縁膜52上に形
成されたビット線54a、54bとを接続する第1コン
タクトプラグ53a、53c、53bが形成されてい
る。その結果、メモリセルアレイ部42には、容量第1
電極46、容量絶縁膜47および容量第2電極48から
構成されたメモリセルの容量素子が溝内部に形成されて
いるスタックトキャパシタ構造のメモリセルが形成され
ている。
電極46、容量絶縁膜47および容量第2電極48から
構成された複数個の単位容量素子が形成され、それぞれ
の単位容量素子は容量上部電極48およびN型拡散層5
1cによって直列に接続され、直列に接続された一端は
コンタクトプラグ53bを介して対になる一方のビット
線54aに接続され、他端はコンタクトプラグ53cを
介して対になる他方のビット線54bに接続されてい
る。よって、ビット線54a,54b間に単位容量素子
の直列接続体からなるカップル容量素子が接続されてい
る。この第3の実施の形態によれば、第1及び第2の実
施の形態と同様の特長を有する多値メモリを構成でき
る。
る半導体記憶装置の第4の実施の形態におけるカップル
容量部61およびメモリセルアレイ部62の構造を模式
的に示した断面図である。なお、本実施の形態の回路は
図1に示した第1の実施の形態のものと同様である。
カップル容量部61とメモリセルアレイ部62を有し、
フィールド酸化膜64からなる素子分離領域によって分
離されたP型シリコン基板63の表面にゲート酸化膜6
5が形成されている。メモリセルアレイ部62の、フィ
ールド酸化膜64上およびゲート酸化膜65上にはワー
ド線66a,66bが形成されている。ワード線のゲー
ト酸化膜65上の部分はゲート電極を構成している。カ
ップル容量部61のフィールド酸化膜64上には、ワー
ド線66a、66bと同一の導体層からなる容量下部電
極接続配線76が形成されている。
6aが形成されている領域以外のメモリセルアレイ部6
2のP型シリコン基板63の表面領域内にはトランジス
タのソース・ドレインとなるN型拡散層67a、67b
が形成されている。これら表面には、シリコン酸化膜か
らなる第1層間絶縁膜68が堆積されている。第1層間
絶縁膜68中にはN型拡散層67bと第1層間絶縁膜6
8上に形成された容量下部電極70を接続する第1コン
タクトプラグ69aおよび容量下部電極接続配線76と
容量下部電極70を接続する第1コンタクトプラグ69
bとが形成されている。
た容量絶縁膜71を介して容量上部電極72が形成され
ている。第1層間絶縁膜68上および容量上部電極72
上に第2層間絶縁膜73が堆積されている。第2層間絶
縁膜73中には容量上部電極72と第2層間絶縁膜73
上に形成されたビット線75aとを接続する第2コンタ
クトプラグ74bが形成されており、容量下部電極接続
配線76とビット線75bとを接続する第2コンタクト
プラグ74cが形成されている。
絶縁膜73中にはN型拡散層67aと第2層間絶縁膜7
3上に形成されたビット線75aとを接続する第2コン
タクトプラグ74aが形成されている。その結果、メモ
リセルアレイ部2には、容量下部電極70、容量絶縁膜
71および容量上部電極72から構成されたメモリセル
の容量素子がワ−ド線66aの上部でビット線75aの
下部に形成されているスタックトキャパシタ構造のメモ
リセルが形成されている。
電極70、容量絶縁膜71および容量上部電極72から
構成された複数個(ここでは9個)の単位容量素子が形
成され、それぞれの単位容量素子は容量上部電極72お
よび第1コンタクトプラグ69と容量下部電極接続配線
76によって直列に接続され、直列に接続された一端は
第2コンタクトプラグ74bを介して対になる一方のビ
ット線75aに接続され、他端は第2コンタクトプラグ
74cを介して対になる他方のビット線75bに接続さ
れている。よって、ビット線75a、75b間に拡散層
を接続導体層として用いることなく単位容量素子の直列
接続体からなるカップル容量が形成されている。
第3の実施の形態と同様の特長を有する多値メモリを構
成できる。また、単位容量素子を直列接続するための導
体層に容量下部電極70と基板63との間に形成された
容量下部電極接続配線76を用いたため、pn接合の影
響がないカップル容量を形成することができ、所望の容
量比となるようにカップル容量を正確に形成することが
でき、多値センス動作のマージンを大きく確保すること
ができる。
半導体記憶装置の第5の実施の形態におけるカップル容
量部81およびメモリセルアレイ部82の構造を模式的
に示した断面図である。なお、本実施の形態の回路は図
1に示した第1の実施の形態のものと同様である。
は、カップル容量部81及びメモリセルア礼部82を有
し、フィールド酸化膜84からなる素子分離領域によっ
て分離されたP型シリコン基板83の表面にゲート酸化
膜85が形成されている。ゲート酸化膜85上の所望の
領域に形成されたワード線86aはトランジスタのゲー
ト電極であり、フィールド酸化膜84上に形成されたワ
ード線86bはゲート電極を接続する配線となってい
る。フィールド酸化膜84およびゲート電極86aが形
成されている領域以外のメモリセルアレイ部82のP型
シリコン基板83の表面領域内にはトランジスタのソー
ス・ドレインとなるN型拡散層87a、87bが形成さ
れている。これら表面には、シリコン酸化膜からなる第
1層間絶縁膜88が堆積されている。
aと第1層間絶縁膜88上に形成されたビット線90a
を接続する第1コンタクトプラグ89が形成されてい
る。ビット線90a、90bとビット線と同一の導体層
で形成された容量下部電極接続配線96との表面上およ
び第1層間絶縁膜88上には第2層間絶縁膜91が堆積
されている。第2層間絶縁膜91中にはビット線90
a、90bおよび容量下部電極接続配線96と第2層間
絶縁膜91上に形成された容量下部電極93とを接続す
る第2コンタクトプラグ92bが形成されており、第1
層間絶縁膜88および第2層間絶縁膜91中には、N型
拡散層87bと第2層間絶縁膜91上に形成された容量
下部電極93とを接続する第2コンタクトプラグ92a
が形成されている。
積された容量絶縁膜94を介して容量上部電極95が形
成されている。その結果、メモリセルアレイ部82に
は、容量下部電極93、容量絶縁膜94および容量上部
電極95から構成されたメモリセルの容量素子がワード
線86aおよびビット線90aの上部に形成されている
スタックトキャパシタ構造のメモリセルが形成されてい
る。
電極93、容量絶縁膜94および容量上部電極95から
構成された複数個(ここでは12個)の単位容量素子が
形成されている。それぞれの単位容量素子は、容量上部
電極95および第2コンタクトプラグ92bと容量下部
電極接続配線96によって直列に接続され、直列に接続
された一端は第2コンタクトプラグ92bを介して対に
なる一方のビット線90aに接続され、他端は第2コン
タクトプラグ92bを介して対になる他方のビット線9
0bに接続されたカップル容量が形成されている。よっ
て、ビット線90a、90b間には拡散層を接続導体層
として用いることなく単位容量素子の直列接続体によっ
て構成されるカップル容量素子が接続されたことにな
る。
量Csの4/3の容量値を有する単位容量素子を12個
直列接続することによりCs/9の容量値のカップル容
量素子を得ている。
第3の実施の形態と同様の特長を有する多値メモリを構
成できる。また、単位容量素子を直列接続するための導
体層に容量下部電極93と基板83との間に形成された
容量下部電極接続配線96を用いたため、pn接合の影
響がないカップル容量を形成することができ、所望の容
量比となるようにカップル容量を正確に形成することが
でき、多値センス動作のマージンを大きく確保すること
ができる。
半導体記憶素位置の第6の実施の形態の回路図を示す。
同図中、図10と同一構成部分には同一符号を付し、そ
の説明を省略する。本実施の形態が図10に示した従来
の半導体記憶装置の回路と異なる点は、分割ビット線B
L1とBL2BおよびBL2とBL1Bの間にそれぞれ
接続されているカップル容量素子Ccがメモリセル容量
素子Csと同一の層構造を有する単位容量素子Ccsを
複数個直列に接続して構成されている容量素子と、メモ
リセル容量素子Csとは異なる層を用いて形成された容
量素子Ccmが並列に接続されている点である。具体的
には、図7で示された実施の形態の回路においては、1
3個の単位容量素子Ccsが直列接続されている。この
個数は単位容量素子の容量値とセンス回路の種類により
変わる。
の実施の形態におけるカップル容量部101およびメモ
リセルアレイ部102の構造を模式的に示した断面図で
ある。図8に示されるように、フィールド酸化膜104
からなる素子分離領域によって分離されたメモリセルア
レイ部102のP型シリコン基板103の表面にゲート
酸化膜105が形成され、カップル容量部101のP型
シリコン基板103の表面にMOS容量酸化膜106が
形成されている。
化膜104上およびゲート酸化膜105上にはワード線
107a,107bが形成されている。ワード線のゲー
ト酸化膜105上の部分はゲート電極を構成している。
カップル容量部101の中のMOS容量部120のフィ
ールド酸化膜104上およびMOS容量酸化膜106上
にはMOS容量上部電極108が形成されている。
(107a)が形成されている領域以外のメモリセルア
レイ部102のP型シリコン基板103の表面領域内に
はトランジスタのソース・ドレイン領域となる第1N型
拡散層109a、109bが形成されている。カップル
容量部101のスタック容量部119のP型シリコン基
板103の表面には、単位容量素子を接続するための第
1N型拡散層109cが形成されている。カップル容量
部101のMOS容量部120のP型シリコン基板10
3の表面にはMOS容量素子の第2N型拡散層110が
形成されている。
なる第1層間絶縁膜111が堆積されている。第1層間
絶縁膜111中には第1N型拡散層109bと第1層間
絶縁膜111上に形成された容量下部電極113a、1
13b、113cを接続する第1コンタクトプラグ11
2が形成されている。
c上にその表面に堆積された容量絶縁膜114を介して
スタック容量上部電極115が形成されている。第1層
間絶縁膜111上およびスタック容量上部電極115上
に第2層間絶縁膜116が堆積されている。第2層間絶
縁膜116中にはスタック容量上部電極115と第2層
間絶縁膜116上に形成されたビット線118bとを接
続する第2コンタクトプラグ117dが形成されてい
る。第1層間絶縁膜111および第2層間絶縁膜116
中には、第1N型拡散層109a、109cと第2層間
絶縁膜116上に形成されたビット線118aとを接続
する第2コンタクトプラグ117a、117cが形成さ
れ、第2N型拡層110とビット線118bとを接続す
る第2コンタクトプラグ117cが形成され、MOS容
量上部電極108とビット線118bとを接続する第2
コンタクトプラグ117eが形成されている。
容量下部電極113a、容量絶縁膜114およびスタッ
ク容量上部電極115から構成されたメモリセルの容量
素子が、ワード線107aの上部でビット線118aの
下部に形成されているスタックトキャパシタ構造のメモ
リセルが形成されている。
量部119には容量下部電極113b、113c、容量
絶縁膜114およびスタック容量上部電極115から構
成された複数個(ここでは、12個のメモリセルのスタ
ック容量と同等な単位容量素子と1個のメモリセルのス
タック容量の2倍のサイズの単位容量素子の合計13
個)の単位容量素子が形成され、それぞれの単位容量素
子はスタック容量上部電極115および第1コンタクト
プラグ112と第1N型拡散層109cによって直列に
接続され、直列に接続された一端は第2コンタクトプラ
グ117bを介して対になる一方のビット線118aに
接続され、他端は第2コンタクトプラグ117dを介し
て対になる他方のビット線118bに接続されている。
部120には第2N型拡散層110、MOS容量酸化膜
106およびMOS容量上部電極108から構成された
1個のMOS容量素子が形成され、一端の第2N型拡散
層110は第2コンタクトプラグ117cを介して一方
のビット線118aに接続され、他瑞のMOS容量上部
電極108は第2コンタクトプラグ117eを介して他
方のビット線118bに接続されている。よって、ビッ
ト線118a、118b間に単位容量素子の直列接続体
からなる容量素子とMOS容量素子とが並列に接続され
たカップル容量素子が形成されている。
各実施の形態と同様の特長を有する。また、たとえメモ
リセル容量値がビット線容量値に対して無視できない値
となった場合でも、メモリセル容量に依存する容量成分
(スタック容量部119の容量素子)と依存しない容量
成分(MOS容量部120の容量素子)を有するカップ
ル容量素子を形成することができるために、多値メモリ
動作の動作マージンを大きく確保することができる。
膜であるMOS容量酸化膜106とMOS容量上部電極
108がトランジスタのゲート酸化膜105とゲート電
極と同一の層111を用いるために、カップル容量素子
を形成するための特別の工程を設ける必要がないため、
1セル1ビットの従来のDRAMを製造する場合と同様
の製造コストで多値メモリを形成することができる。
半導体記憶装置の第7の実施の形態におけるカップル容
量部141およびメモリセルアレイ部142の構造を模
式的に示した断面図である。なお、本実施の形態の回路
は図7に示した第6の実施の形態のものと同様である。
は、カップル容量部141及びメモリアレイ部142を
有し、カップル容量部141にはスタック容量部160
が形成され、更にスタック容量部160にはMOS容量
部161が形成されている。この実施の形態では、フィ
ールド酸化膜144からなる素子分離領域によって分離
されたメモリセルアレイ部142のP型シリコン基板1
43の表面にゲート酸化膜145が形成され、カップル
容量部141のP型シリコン基板143の表面にMOS
容量酸化膜146が形成されている。
化膜144上およびゲート酸化膜145上にはワード線
147a,147bが形成されている。ワード線のゲー
ト酸化膜145上の部分はゲート電極を構成している。
カップル容量部141の中のスタック容量部160のフ
ィールド酸化膜144上には容量下部電極接続配線14
8が形成されている。カップル容量部141の中のMO
S容量部161のフィールド酸化膜144上およびMO
S容量酸化膜146上にはMOS容量上部電極149が
形成されている。
(147a)が形成されている領域以外のメモリセルア
レイ部142のP型シリコン基板143の表面領域内に
はトランジスタのソース・ドレイン領域となる第1N型
拡散層150a、150bが形成されており、カップル
容量部141のMOS容量部161のP型シリコン基板
143の表面にはMOS容量素子の第2N型拡散層15
1が形成されている。
なる第1層間絶縁膜152が堆積されている。第1層間
絶縁膜152中には、第1N型拡散層150aと第1層
間絶縁膜152上に形成されたビット線154aとを接
続する第1コンタクトプラグ153aが形成され、第2
N型拡散層151と第1層間絶縁膜152上に形成され
たビット線154aとを接続する第1コンタクトプラグ
153bが形成され、MOS容量上部電極149と第1
層間絶縁膜152上に形成されたビット線154bとを
接続する第1コンタクトプラグ153cが形成されてい
る。
絶縁膜155が堆積されている。第2層間絶縁膜155
上に形成された容量下部電極157aは、第2コンタク
トプラグ156aを介して第1N型拡散層150bに接
続されている。また、第2層間絶縁膜155上に形成さ
れた容量下部電極157b、157cは、第2コンタク
トプラグ156cを介してビット線154a、154b
に接続されると共に、第2コンタクトプラグ156bを
介して容量下部電極接続配線148に接続されている。
cの表面にはその表面に堆積された容量絶縁膜158を
介してスタック容量上部電極159が形成されている。
その結果、メモリセルアレイ部142には、容量下部電
極157a、容量絶縁膜158およびスタック容量上部
電極159から構成されたメモリセルの容量素子がワー
ド線147aおよびビット線154aの上部に形成され
ているスタックトキャパシタ構造のメモリセルが形成さ
れている。
量部160には容量下部電極157b、157c、容量
絶縁膜158およびスタック容量上部電極159から構
成された複数個(ここでは、11個のメモリセルのスタ
ック容量と同等な単位容量素子と3個のメモリセルのス
タック容量の2倍のサイズの単位容量素子の合計14
個)の単位容量素子が形成され、それぞれの単位容量素
子はスタック容量上部電極159および第2コンタクト
プラグ156bと容量下部電極接続配線148によって
直列に接続され、直列に接続された一端は第1コンタク
トプラグ156cを介して対になる一方のビット線15
4aに接続され、他端は第1コンタクトプラグ156c
を介して対になる他方のビット線154bに接続されて
いる。
部161には、第2N型拡散層151、MOS容量酸化
膜146およびMOS容量上部電極149から構成され
た1個のMOS容量素子が形成されている。この1個の
MOS容量素子の一端の第2N型拡散層151は、第1
コンタクトプラグ153bを介して一方のビット線15
4aに接続され、他端のMOS容量上部電極149は、
第1コンタクトプラグ153cを介して他方のビット線
154bに接続されている。よって、ビット線154
a、154b間に単位容量素子の直列接続体からなる容
量素子とMOS容量素子とが並列に接続されたカップル
容量素子が形成されている。この第7の実施の形態によ
れば、第6の実施の形態と同様の特長を有する。
ビット線間のカップル容量素子をメモリセル容量素子と
同一のプロセスで形成するようにしたものであるので、
たとえ容量を形成する際のプロセスの変動により、例え
ば容量絶縁膜厚や電極高さなどにバラツキが生じても、
メモリセルの容量とカップル容量の比は一定に保たれる
ために、多値センス動作のマージンを大きく確保するこ
とができる。また、カップル容量素子を構成する電極層
および容量絶縁膜は、メモリセル容量素子を構成する層
と同じ層を用いているので、製造工程を増加する必要が
なく、多値メモリを従来のDRAMと同等の製造コスト
で製造することが可能である。
量素子と同等またはそれ以上のサイズの単位容量素子の
直列接続体によって構成しているので、メモリセルを形
成する際に用いた最小設計寸法を維持したまま、メモリ
セル容量以下の容量値のカップル容量素子を形成するこ
とが可能となる。そして、最小設計寸法に変更がないた
め、新たな製造装置を投入する必要はなく設備コストの
負担を増加させることなく、多値メモリの製造が可能に
なる。
容量素子を直列接続体により構成されていることによ
り、全体にかかる電圧は分割され、個々の単位容量素子
の容量絶縁膜にかかる電圧がビット線にかかる電圧の直
列接続個数分の1になり、メモリセル容量素子に用いる
容量絶縁膜と同じ絶縁膜を用いても、大きなリーク電流
が流れたり、絶縁破壊が生じたりすることはなく、高い
信頼性を維持することができる。
列接続するための導体層に容量下部電極と基板との間に
形成された配線層を用いたことにより、pn接合の影響
がないカップル容量を形成することができ、所望の容量
比となるようにカップル容量を正確に形成することがで
き、多値センス動作のマージンを大きく確保することが
できる。
がメモリセル容量(データ記憶用容量素子の容量)に依
存する容量成分を有する複数個直列接続された単位容量
素子と、メモリセル容量に依存しない容量成分を有する
金属絶縁膜半導体容量素子からカップル容量素子を形成
するようにしたため、たとえメモリセル容量値がビット
線容量値に対して無視できない値となった場合でも、多
値メモリ動作の動作マージンを大きく確保することがで
きる。
導体容量素子を構成する第3の容量絶縁膜は半導体基板
上に形成されたメモリセルアレイ部の絶縁ゲート電界効
果トランジスタのゲート絶縁膜と同一の層であり、上記
金属絶縁膜半導体容量素子を構成する第3の電極は絶縁
ゲート電界効果トランジスタのゲート電極と同一の層で
あり、カップル容量素子を形成するための特別の工程を
設ける必要がないため、1セル1ビットの従来のDRA
Mを製造する場合と同様の簡素なプロセスにより、従来
と同様の製造コストで多値メモリを形成することができ
る。
路図である。
る。
ル容量部 2、22、42、62、82、102、142 メモリ
セルアレイ部 3、23、43、63、83、103、143 P型シ
リコン基板 4、24、44、64、84、104、144 フィー
ルド酸化膜 5、25、49、65、85、105、145 ゲート
酸化膜 6a、6b、26a、26b、50a、50b、66
a、66b、86a、86b、107a、107b、1
47a、147b ワード線 7a、7b、7c、27a、27b、27c、51a、
51b、51c、 67a、67b、87a、87b
N型拡散層 8、28、68、88、111、152 第1層間絶縁
膜 9、29、69a、69b、89、112、153a、
153b、153c第1コンタクトプラグ 10、33、70、90、113a、113b、113
c、157a、 157b、157c 容量下部電極 11、34、47、71、94、114、158 容量
絶縁膜 12、35、72、95 容量上部電極 13、31、73、91、116、155 第2層間絶
縁膜 14a、14b、14c、32a、32b、32c、7
4a、74b、 74c、92a、92b、117a、
117b、117c、117d、117e、156a、
156b、156c、156d 第2コンタクトプラグ 15a、15b、30a、30b、54a、54b、7
5a、75b、90a、90b、118a、118b、
154a、154b ビット線 45 トレンチ酸化膜 46 容量第1電極 48 容量第2電極 53a、53b、53c コンタクトプラグ 76、96、148 容量下部電極接続配線 106、146 MOS容量酸化膜 108、149 MOS容量上部電極 109a、109b、109c、150a、150b
第1N型拡散層 110、151 第2N型拡散層 115、159 スタック容量上部電極 119、160 スタック容量部 120、161 MOS容量部
Claims (10)
- 【請求項1】 メモリセルアレイ部に接続されているビ
ット線対がトランスファゲートによって複数に分割さ
れ、隣接する該分割されたビット線対がたすき掛けにカ
ップル容量素子を介して接続され、各分割ビット線対は
それぞれ個別にセンスアンプを有する、1つのメモリセ
ルに2値より多くの情報を記憶するダイナミック・ラン
ダム・アクセス・メモリを含む半導体記憶装置におい
て、 前記カップル容量素子を構成する第1の容量絶縁膜と該
第1の容量絶縁膜を挟んで上下に位置する第1及び第2
の電極とは、前記メモリセルアレイ部におけるデータ記
憶用容量素子を構成する第2の容量絶縁膜と該第2の容
量絶縁膜を挟んで上下に位置する第3及び第4の電極が
形成される層と同一の層の導電層及び絶縁膜で形成され
ていることを特徴とする半導体記憶装置。 - 【請求項2】 前記カップル容量素子は、前記データ記
憶用容量素子と同一の層構造を有する、前記第1の容量
絶縁膜と該第1の容量絶縁膜を挟んで上下に位置する第
1及び第2の電極からなる単位容量素子を複数個直列に
接続した構成であることを特徴とする請求項1記載の半
導体記憶装置。 - 【請求項3】 前記カップル容量素子は、前記データ記
憶用容量素子と同一又はこれよりも広い平面形状に形成
されていることを特徴とする請求項2記載の半導体記憶
装置。 - 【請求項4】 前記カップル容量素子及び前記データ記
憶用容量素子が、前記ビット線対を構成するビット線よ
り上方に形成されていることを特徴とする請求項1記載
の半導体記憶装置。 - 【請求項5】 直列接続された前記複数個の単位容量素
子は、各単位容量素子の前記第1の容量絶縁膜の上部に
配置された前記第1の電極を共通とし、前記複数個の単
位容量素子の前記第2の電極がそれぞれ導体層に第1の
コンタクトプラグを介して接続され、前記共通の第1の
電極の両端は2つの第2のコンタクトプラグを別々に介
して前記隣接する分割されたビット線対に接続されるこ
とを特徴とする請求項2記載の半導体記憶装置。 - 【請求項6】 前記隣接する分割されたビット線対は、
前記第2の電極と基板表面の間で該基板の表面に堆積さ
れた絶縁膜上に形成されていることを特徴とする請求項
5記載の半導体記憶装置。 - 【請求項7】 直列接続された前記複数個の単位容量素
子は、各単位容量素子の前記第1の容量絶縁膜の上部に
配置された前記第1の電極を共通とし、前記複数個の単
位容量素子の前記第2の電極がそれぞれ、基板と前記第
2の電極の間で該基板の表面に堆積された絶縁膜上に堆
積された配線層に第1のコンタクトプラグを介して接続
され、前記直列接続された複数個の単位容量素子の両端
は2つの第2のコンタクトプラグを別々に介して前記隣
接する分割されたビット線対に接続されることを特徴と
する請求項2記載の半導体記憶装置。 - 【請求項8】 前記配線層が、ワード線あるいはビット
線となる導体層と同一の層の導体層で形成されているこ
とを特徴とする請求項7記載の半導体記憶装置。 - 【請求項9】 前記カップル容量素子は、前記データ記
憶用容量素子と同一の層構造を有する、前記第1の容量
絶縁膜と該第1の容量絶縁膜を挟んで上下に位置する第
1及び第2の電極からなる単位容量素子が複数個直列に
接続され、かつ、半導体基板と異なる導電型の第1の拡
散層及び該第1の拡散層上に形成された第3の容量絶縁
膜と該第3の容量絶縁膜上の第3の電極から形成され、
前記複数個の単位容量素子による直列回路に並列に接続
された金属絶縁膜半導体容量素子とからなることを特徴
とする請求項1記載の半導体記憶装置。 - 【請求項10】 前記第3の容量絶縁膜は前記半導体基
板上に形成された前記メモリセルアレイ部の絶縁ゲート
電界効果トランジスタのゲート絶縁膜と同一の層であ
り、前記第3の電極は前記絶縁ゲート電界効果トランジ
スタのゲート電極と同一の層であることを特徴とする請
求項9記載の半導体記憶装置。
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