JPH0268633A - マイクロプログラムのチェック回路 - Google Patents
マイクロプログラムのチェック回路Info
- Publication number
- JPH0268633A JPH0268633A JP63220882A JP22088288A JPH0268633A JP H0268633 A JPH0268633 A JP H0268633A JP 63220882 A JP63220882 A JP 63220882A JP 22088288 A JP22088288 A JP 22088288A JP H0268633 A JPH0268633 A JP H0268633A
- Authority
- JP
- Japan
- Prior art keywords
- register
- bits
- generation circuit
- check
- microprogram
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims abstract description 10
- 230000010365 information processing Effects 0.000 claims description 3
- 238000000034 method Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 1
Landscapes
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロプログラム制御の情報処理装置におけ
る複数個あるマイクロプログラム読み出しレジスタのエ
ラーチエツク回路に関する。
る複数個あるマイクロプログラム読み出しレジスタのエ
ラーチエツク回路に関する。
従来、この種のマイクロプログラム制御装置は、マイク
ロプログラム読み出しレジスタが複数あっても、マイク
ロプログラムデータの全ビットの一部のビットしか保持
していないレジスタは、そのデータのエラーチエツクを
していながった。
ロプログラム読み出しレジスタが複数あっても、マイク
ロプログラムデータの全ビットの一部のビットしか保持
していないレジスタは、そのデータのエラーチエツクを
していながった。
上述した従来のマイクロプログラム制御装置は、マイク
ロプログラムデータの全ビットの一部のビットしか保持
していないレジスタは、エラーチエツクをしていないの
で、それらのレジスタに故障が起こり、ビット化けによ
る誤動作があっても発見できないという欠点がある。
ロプログラムデータの全ビットの一部のビットしか保持
していないレジスタは、エラーチエツクをしていないの
で、それらのレジスタに故障が起こり、ビット化けによ
る誤動作があっても発見できないという欠点がある。
本発明のマイクロプログラムのチエツク回路の構成は、
マイクロプログラム制御の情報処理装置において、制御
記憶装置から読み出されたマイクロプログラムデータの
全ビットを保持する第1のレジスタと、前記制御記憶装
置から読み出されたマイクロプログラムデータの一部の
ビットのみ保持する第2のレジスタと、この第2のレジ
スタの出力値からチェックビットを生成するチェックビ
ット生成回路と、前記第1のレジスタの出力のうち前記
第2のレジスタで保有するビットを用いて前記チェック
ビット生成回路と同一の論理でコンベアビットを生成す
る比較ビット生成回路と、この比較ビット生成回路の出
力値と前記チェックビット生成回路の出力値との一部チ
ェックを行なうエラー検出回路を含むことを特徴とする
。
マイクロプログラム制御の情報処理装置において、制御
記憶装置から読み出されたマイクロプログラムデータの
全ビットを保持する第1のレジスタと、前記制御記憶装
置から読み出されたマイクロプログラムデータの一部の
ビットのみ保持する第2のレジスタと、この第2のレジ
スタの出力値からチェックビットを生成するチェックビ
ット生成回路と、前記第1のレジスタの出力のうち前記
第2のレジスタで保有するビットを用いて前記チェック
ビット生成回路と同一の論理でコンベアビットを生成す
る比較ビット生成回路と、この比較ビット生成回路の出
力値と前記チェックビット生成回路の出力値との一部チ
ェックを行なうエラー検出回路を含むことを特徴とする
。
次に、本発明について図面を参照して説明する。
第1図は本発明の一実施例のブロック図である。
制御記憶装置1は、64ビツトのマイクロプログラムを
格納している。マイクロプログラム読み出しレジスタR
DB2は、制御記憶装置lから読み出された64ビツト
のマイクロプログラムをイ呆持するレジスタ、マイクロ
プログラム読み出しレジスタRDB3は、制御記憶装置
1から読み出されたビット0からの20ビツトを保持す
るレジスタ、チェックビット生成回路4は、RDBレジ
スタ3の出力データ20ビツトの排他的論理和を求める
回路、比較ビット生成回路5は、RDAレジスタ2の出
力データのビットOからの20ビツトの排他的論理和を
求める回路、エラー検出回路6は、チェックビット生成
回路4の出力値と比較ビット生成回路5の出力値とを比
較して不一致の場合に、エラー信号を発生する回路であ
る。
格納している。マイクロプログラム読み出しレジスタR
DB2は、制御記憶装置lから読み出された64ビツト
のマイクロプログラムをイ呆持するレジスタ、マイクロ
プログラム読み出しレジスタRDB3は、制御記憶装置
1から読み出されたビット0からの20ビツトを保持す
るレジスタ、チェックビット生成回路4は、RDBレジ
スタ3の出力データ20ビツトの排他的論理和を求める
回路、比較ビット生成回路5は、RDAレジスタ2の出
力データのビットOからの20ビツトの排他的論理和を
求める回路、エラー検出回路6は、チェックビット生成
回路4の出力値と比較ビット生成回路5の出力値とを比
較して不一致の場合に、エラー信号を発生する回路であ
る。
制御記憶装置1から読み出されたデータの全64ビツト
がRDAレジスタ2にセットされると同時に、ビット0
からの20ビツトがRDBレジスタ3にもセットされる
。
がRDAレジスタ2にセットされると同時に、ビット0
からの20ビツトがRDBレジスタ3にもセットされる
。
RDBレジスタ3の出力はチェックビット生成回路4に
入力され、20ビツトの排他的論理和がとられ、1ビツ
トの信号にまとめられてエラー検出回路6に入力される
。
入力され、20ビツトの排他的論理和がとられ、1ビツ
トの信号にまとめられてエラー検出回路6に入力される
。
一方、RDAレジスタ2の出力のうち、RDBレジスタ
3に保持されているビットと同一のビット0からの20
ビツトが比較ビット生成回路5に入力され、チェックビ
ット生成回路4と同様にして20ビツトの排他的論理和
をとり、1ビツトの信号にまとめられてエラー検出回路
6に入力される。
3に保持されているビットと同一のビット0からの20
ビツトが比較ビット生成回路5に入力され、チェックビ
ット生成回路4と同様にして20ビツトの排他的論理和
をとり、1ビツトの信号にまとめられてエラー検出回路
6に入力される。
エラー検出回路6では、チェックビット生成回路4と比
較ビット生成回路5の出力を入力して比較し、一致して
いない場合には、エラー信号を出力する。
較ビット生成回路5の出力を入力して比較し、一致して
いない場合には、エラー信号を出力する。
以上説明したように本発明は、2つのレジスタで同一の
ビットを同一の方法でチェックビットを生成し、その一
致を見てエラー検出することにより、数少ないインタフ
ェース信号によって効率よくレジスタのエラーチエツク
ができる効果がある。
ビットを同一の方法でチェックビットを生成し、その一
致を見てエラー検出することにより、数少ないインタフ
ェース信号によって効率よくレジスタのエラーチエツク
ができる効果がある。
第1図は本発明の一実施例のブロック図である。
1・・・制御記憶装置、2,3・・・マイクロプログラ
ム読み出しレジスタ、4・・・チェックビット生成回路
、5・・・比較ビット生成回路、6・・・エラー検出回
路。
ム読み出しレジスタ、4・・・チェックビット生成回路
、5・・・比較ビット生成回路、6・・・エラー検出回
路。
Claims (1)
- マイクロプログラム制御の情報処理装置において、制御
記憶装置から読み出されたマイクロプログラムデータの
全ビットを保持する第1のレジスタと、前記制御記憶装
置から読み出されたマイクロプログラムデータの一部の
ビットのみ保持する第2のレジスタと、この第2のレジ
スタの出力値からチェックビットを生成するチェックビ
ット生成回路と、前記第1のレジスタの出力のうち前記
第2のレジスタで保有するビットを用いて前記チェック
ビット生成回路と同一の論理でコンベアビットを生成す
る比較ビット生成回路と、この比較ビット生成回路の出
力値と前記チェックビット生成回路の出力値との一致チ
ェックを行なうエラー検出回路を含むことを特徴とする
マイクロプログラムのチェック回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63220882A JPH0268633A (ja) | 1988-09-02 | 1988-09-02 | マイクロプログラムのチェック回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63220882A JPH0268633A (ja) | 1988-09-02 | 1988-09-02 | マイクロプログラムのチェック回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0268633A true JPH0268633A (ja) | 1990-03-08 |
Family
ID=16758015
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63220882A Pending JPH0268633A (ja) | 1988-09-02 | 1988-09-02 | マイクロプログラムのチェック回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0268633A (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58132839A (ja) * | 1982-02-01 | 1983-08-08 | Nec Corp | 障害回復装置 |
JPS62293439A (ja) * | 1986-06-12 | 1987-12-21 | Nec Corp | 誤り訂正機構 |
-
1988
- 1988-09-02 JP JP63220882A patent/JPH0268633A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58132839A (ja) * | 1982-02-01 | 1983-08-08 | Nec Corp | 障害回復装置 |
JPS62293439A (ja) * | 1986-06-12 | 1987-12-21 | Nec Corp | 誤り訂正機構 |
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