JPH0268633A - Check circuit for microprogram - Google Patents
Check circuit for microprogramInfo
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- JPH0268633A JPH0268633A JP63220882A JP22088288A JPH0268633A JP H0268633 A JPH0268633 A JP H0268633A JP 63220882 A JP63220882 A JP 63220882A JP 22088288 A JP22088288 A JP 22088288A JP H0268633 A JPH0268633 A JP H0268633A
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- 230000010365 information processing Effects 0.000 claims description 3
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- 230000007257 malfunction Effects 0.000 description 1
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- Detection And Correction Of Errors (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロプログラム制御の情報処理装置におけ
る複数個あるマイクロプログラム読み出しレジスタのエ
ラーチエツク回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an error check circuit for a plurality of microprogram read registers in a microprogram-controlled information processing device.
従来、この種のマイクロプログラム制御装置は、マイク
ロプログラム読み出しレジスタが複数あっても、マイク
ロプログラムデータの全ビットの一部のビットしか保持
していないレジスタは、そのデータのエラーチエツクを
していながった。Conventionally, in this type of microprogram control device, even if there are multiple microprogram read registers, the registers that hold only some of the total bits of the microprogram data are not checked for errors in the data. It was.
上述した従来のマイクロプログラム制御装置は、マイク
ロプログラムデータの全ビットの一部のビットしか保持
していないレジスタは、エラーチエツクをしていないの
で、それらのレジスタに故障が起こり、ビット化けによ
る誤動作があっても発見できないという欠点がある。In the conventional microprogram control device described above, the registers that hold only some of the total bits of the microprogram data are not checked for errors, so failures may occur in these registers and malfunctions due to bit corruption. The drawback is that even if it exists, it cannot be discovered.
本発明のマイクロプログラムのチエツク回路の構成は、
マイクロプログラム制御の情報処理装置において、制御
記憶装置から読み出されたマイクロプログラムデータの
全ビットを保持する第１のレジスタと、前記制御記憶装
置から読み出されたマイクロプログラムデータの一部の
ビットのみ保持する第２のレジスタと、この第２のレジ
スタの出力値からチェックビットを生成するチェックビ
ット生成回路と、前記第１のレジスタの出力のうち前記
第２のレジスタで保有するビットを用いて前記チェック
ビット生成回路と同一の論理でコンベアビットを生成す
る比較ビット生成回路と、この比較ビット生成回路の出
力値と前記チェックビット生成回路の出力値との一部チ
ェックを行なうエラー検出回路を含むことを特徴とする
。The configuration of the microprogram check circuit of the present invention is as follows:
In a microprogram-controlled information processing device, a first register holds all bits of microprogram data read from a control storage device, and only some bits of microprogram data read from the control storage device. a second register for holding, a check bit generation circuit for generating a check bit from the output value of the second register, and a bit held in the second register among the outputs of the first register. It includes a comparison bit generation circuit that generates conveyor bits using the same logic as the check bit generation circuit, and an error detection circuit that partially checks the output value of the comparison bit generation circuit and the output value of the check bit generation circuit. It is characterized by
次に、本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第１図は本発明の一実施例のブロック図である。FIG. 1 is a block diagram of one embodiment of the present invention.
制御記憶装置１は、６４ビツトのマイクロプログラムを
格納している。マイクロプログラム読み出しレジスタＲ
ＤＢ２は、制御記憶装置ｌから読み出された６４ビツト
のマイクロプログラムをイ呆持するレジスタ、マイクロ
プログラム読み出しレジスタＲＤＢ３は、制御記憶装置
１から読み出されたビット０からの２０ビツトを保持す
るレジスタ、チェックビット生成回路４は、ＲＤＢレジ
スタ３の出力データ２０ビツトの排他的論理和を求める
回路、比較ビット生成回路５は、ＲＤＡレジスタ２の出
力データのビットＯからの２０ビツトの排他的論理和を
求める回路、エラー検出回路６は、チェックビット生成
回路４の出力値と比較ビット生成回路５の出力値とを比
較して不一致の場合に、エラー信号を発生する回路であ
る。The control storage device 1 stores a 64-bit microprogram. Microprogram read register R
DB2 is a register that holds the 64-bit microprogram read from the control storage device 1, and microprogram read register RDB3 is a register that holds the 20 bits from bit 0 read from the control storage device 1. , the check bit generation circuit 4 is a circuit that calculates the exclusive OR of 20 bits of the output data of the RDB register 3, and the comparison bit generation circuit 5 is a circuit that calculates the exclusive OR of the 20 bits of the output data of the RDA register 2 from bit O. The error detection circuit 6 is a circuit that compares the output value of the check bit generation circuit 4 and the output value of the comparison bit generation circuit 5 and generates an error signal if they do not match.
制御記憶装置１から読み出されたデータの全６４ビツト
がＲＤＡレジスタ２にセットされると同時に、ビット０
からの２０ビツトがＲＤＢレジスタ３にもセットされる
。All 64 bits of data read from control store 1 are set in RDA register 2 while bit 0
20 bits are also set in RDB register 3.
ＲＤＢレジスタ３の出力はチェックビット生成回路４に
入力され、２０ビツトの排他的論理和がとられ、１ビツ
トの信号にまとめられてエラー検出回路６に入力される
。The output of the RDB register 3 is input to a check bit generation circuit 4, where a 20-bit exclusive OR is taken, and the signal is combined into a 1-bit signal and input to an error detection circuit 6.
一方、ＲＤＡレジスタ２の出力のうち、ＲＤＢレジスタ
３に保持されているビットと同一のビット０からの２０
ビツトが比較ビット生成回路５に入力され、チェックビ
ット生成回路４と同様にして２０ビツトの排他的論理和
をとり、１ビツトの信号にまとめられてエラー検出回路
６に入力される。On the other hand, among the outputs of RDA register 2, bits 0 to 20 are the same as the bits held in RDB register 3.
The bits are inputted to a comparison bit generation circuit 5, and in the same manner as the check bit generation circuit 4, an exclusive OR of 20 bits is taken, and the signals are combined into a 1-bit signal and inputted to an error detection circuit 6.
エラー検出回路６では、チェックビット生成回路４と比
較ビット生成回路５の出力を入力して比較し、一致して
いない場合には、エラー信号を出力する。The error detection circuit 6 inputs and compares the outputs of the check bit generation circuit 4 and the comparison bit generation circuit 5, and outputs an error signal if they do not match.
以上説明したように本発明は、２つのレジスタで同一の
ビットを同一の方法でチェックビットを生成し、その一
致を見てエラー検出することにより、数少ないインタフ
ェース信号によって効率よくレジスタのエラーチエツク
ができる効果がある。As explained above, the present invention enables register errors to be efficiently checked using a small number of interface signals by generating check bits using the same method for the same bits in two registers and detecting errors by checking the coincidence. effective.
第１図は本発明の一実施例のブロック図である。
１・・・制御記憶装置、２，３・・・マイクロプログラ
ム読み出しレジスタ、４・・・チェックビット生成回路
、５・・・比較ビット生成回路、６・・・エラー検出回
路。FIG. 1 is a block diagram of one embodiment of the present invention. DESCRIPTION OF SYMBOLS 1... Control storage device, 2, 3... Microprogram read register, 4... Check bit generation circuit, 5... Comparison bit generation circuit, 6... Error detection circuit.
Claims (1)
記憶装置から読み出されたマイクロプログラムデータの
全ビットを保持する第１のレジスタと、前記制御記憶装
置から読み出されたマイクロプログラムデータの一部の
ビットのみ保持する第２のレジスタと、この第２のレジ
スタの出力値からチェックビットを生成するチェックビ
ット生成回路と、前記第１のレジスタの出力のうち前記
第２のレジスタで保有するビットを用いて前記チェック
ビット生成回路と同一の論理でコンベアビットを生成す
る比較ビット生成回路と、この比較ビット生成回路の出
力値と前記チェックビット生成回路の出力値との一致チ
ェックを行なうエラー検出回路を含むことを特徴とする
マイクロプログラムのチェック回路。In a microprogram-controlled information processing device, a first register holds all bits of microprogram data read from a control storage device, and only some bits of microprogram data read from the control storage device. a second register for holding, a check bit generation circuit for generating a check bit from the output value of the second register, and a bit held in the second register among the outputs of the first register. The present invention includes a comparison bit generation circuit that generates conveyor bits using the same logic as the check bit generation circuit, and an error detection circuit that performs a match check between the output value of the comparison bit generation circuit and the output value of the check bit generation circuit. Features a microprogram check circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63220882A JPH0268633A (en) | 1988-09-02 | 1988-09-02 | Check circuit for microprogram |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63220882A JPH0268633A (en) | 1988-09-02 | 1988-09-02 | Check circuit for microprogram |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0268633A true JPH0268633A (en) | 1990-03-08 |
Family
ID=16758015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63220882A Pending JPH0268633A (en) | 1988-09-02 | 1988-09-02 | Check circuit for microprogram |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0268633A (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58132839A (en) * | 1982-02-01 | 1983-08-08 | Nec Corp | Fault recovery device |
| JPS62293439A (en) * | 1986-06-12 | 1987-12-21 | Nec Corp | Error correcting mechanism |
-
1988
- 1988-09-02 JP JP63220882A patent/JPH0268633A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58132839A (en) * | 1982-02-01 | 1983-08-08 | Nec Corp | Fault recovery device |
| JPS62293439A (en) * | 1986-06-12 | 1987-12-21 | Nec Corp | Error correcting mechanism |
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