JP2712353B2 - ＢｎＺＳ回路 - Google Patents
ＢｎＺＳ回路Info
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- JP2712353B2 JP2712353B2 JP21878088A JP21878088A JP2712353B2 JP 2712353 B2 JP2712353 B2 JP 2712353B2 JP 21878088 A JP21878088 A JP 21878088A JP 21878088 A JP21878088 A JP 21878088A JP 2712353 B2 JP2712353 B2 JP 2712353B2
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- Japan
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- circuit
- output
- pattern
- gate
- bnzs
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Description
【発明の詳細な説明】 〔概要〕 ディジタル伝送路上にて、ｎ個の「０」が連続したこ
とを検出した時に、所定の符号パターンを送出するBnZS
回路に関し、 「０」がｎ＋１個連続したことを検出したとき、
「０」ｎ連検出手段の出力を無効化する「０」ｎ連検出
無効化手段をBnZS回路に追加することにより、動作限界
速度を上げたBnZS回路を提供することを目的とし、 入力された信号をクロックパルスにより、順次次段の
シフト回路へ送るｎ個のシフト回路よりなる信号シフト
手段と、信号シフト手段の内容が、全て「０」になった
ことを検出する「０」ｎ連検出手段と、「０」ｎ連検出
手段からの出力により起動されて所定の符号パターンを
作成するパターン作成手段と、パターン作成手段で発生
したパターンを所定の法則に従って「＋」側符号と
「−」側符号とに変換する符号振り分け手段と、「０」
がｎ＋１個連続したことを検出したとき、「０」ｎ連検
出手段の出力を無効化する「０」ｎ連検出無効化手段と
を備え構成する。
とを検出した時に、所定の符号パターンを送出するBnZS
回路に関し、 「０」がｎ＋１個連続したことを検出したとき、
「０」ｎ連検出手段の出力を無効化する「０」ｎ連検出
無効化手段をBnZS回路に追加することにより、動作限界
速度を上げたBnZS回路を提供することを目的とし、 入力された信号をクロックパルスにより、順次次段の
シフト回路へ送るｎ個のシフト回路よりなる信号シフト
手段と、信号シフト手段の内容が、全て「０」になった
ことを検出する「０」ｎ連検出手段と、「０」ｎ連検出
手段からの出力により起動されて所定の符号パターンを
作成するパターン作成手段と、パターン作成手段で発生
したパターンを所定の法則に従って「＋」側符号と
「−」側符号とに変換する符号振り分け手段と、「０」
がｎ＋１個連続したことを検出したとき、「０」ｎ連検
出手段の出力を無効化する「０」ｎ連検出無効化手段と
を備え構成する。
本発明は、ディジタル伝送路上にて、ｎ個の「０」が
連続したことを検出した時に、所定の符号パターンを送
出するBnZS回路に関する。
連続したことを検出した時に、所定の符号パターンを送
出するBnZS回路に関する。
現在、ディジタル中継伝送において、タイミング信号
を受信パルス列から抽出する自己タイミング方式が広く
用いられている。
を受信パルス列から抽出する自己タイミング方式が広く
用いられている。
この自己タイミング方式では「０」パルスが連続した
時には、タイミング情報が消失してしまう問題がある。
このため、「０」パルスの連続を抑圧する必要があり、
「０」パルスが所定の数連続した時には、これを別に用
意した所定のパターンに置き換えるBnZS回路が使われて
いる。
時には、タイミング情報が消失してしまう問題がある。
このため、「０」パルスの連続を抑圧する必要があり、
「０」パルスが所定の数連続した時には、これを別に用
意した所定のパターンに置き換えるBnZS回路が使われて
いる。
かかるBnZS回路の動作限界速度は、同一回路で広い範
囲に対応するためにできるだけ高いことが要求される。
囲に対応するためにできるだけ高いことが要求される。
第５図は従来例を説明するブロック図、第６図は従来
例におけるタイムチャートを説明する図を示す。BnZS回
路の「ｎ」は「０」パルスが「ｎ」個連続することを意
味し、ここではｎ＝８の例を説明する。
例におけるタイムチャートを説明する図を示す。BnZS回
路の「ｎ」は「０」パルスが「ｎ」個連続することを意
味し、ここではｎ＝８の例を説明する。
即ち、B8ZS回路は「０」が８個連続した時、タイミン
グパルスが失われないように、前以って定めてある「00
0VB0VB」のパターンを送出する回路である。
グパルスが失われないように、前以って定めてある「00
0VB0VB」のパターンを送出する回路である。
ここで「Ｂ」はバイポーラ側パルスを示し、「Ｖ」は
バイポーラバイオレーションパルスを示す。
バイポーラバイオレーションパルスを示す。
第５図の例は入力信号を次のクロックパルス（以下ク
ロックと称する）により次段に出力するＤフリップフロ
ップ回路（以下DFFと称する）11〜18と、 B8ZS回路の信号に対応して、DFF12、13、15、16にNOR
ゲート20の出力を入力するための４個のORゲート62、6
3、65、66より構成される信号シフト部10aと、 DFF11〜18の出力が全て「０」になったことを検出す
るNORゲート20と、 ４個のDFF31〜34とORゲート35からなり、所定の
「０」「１」よりなる符号パターンを作成するパターン
作成部30と、 JKフリップフロップ回路41と２個のANDゲート42、43
からなる符号振り分け部40とを具備している。
ロックと称する）により次段に出力するＤフリップフロ
ップ回路（以下DFFと称する）11〜18と、 B8ZS回路の信号に対応して、DFF12、13、15、16にNOR
ゲート20の出力を入力するための４個のORゲート62、6
3、65、66より構成される信号シフト部10aと、 DFF11〜18の出力が全て「０」になったことを検出す
るNORゲート20と、 ４個のDFF31〜34とORゲート35からなり、所定の
「０」「１」よりなる符号パターンを作成するパターン
作成部30と、 JKフリップフロップ回路41と２個のANDゲート42、43
からなる符号振り分け部40とを具備している。
第６図は従来例のタイムチャートを説明する図であ
り、「０」が８個連続した時の動作を説明する。
り、「０」が８個連続した時の動作を説明する。
先ず、DFF11に「０」が入力され、クロックが到来す
るとDFF11の出力Q11が「０」になる。引き続き２個目、
３個目の「０」が入力されクロックが到来すると、DFF1
2、13の出力Q12、13が「０」になる。
るとDFF11の出力Q11が「０」になる。引き続き２個目、
３個目の「０」が入力されクロックが到来すると、DFF1
2、13の出力Q12、13が「０」になる。
このような動作を繰り返し、「０」が８個入力された
時にDFF11〜18の出力は全て「０」になる。
時にDFF11〜18の出力は全て「０」になる。
この８個のDFFの出力は全てNORゲート20に接続されて
いるので、全てが「０」となった時にNORゲート20より
「１」を出力する。
いるので、全てが「０」となった時にNORゲート20より
「１」を出力する。
B8ZSのパターンは「000VB0VB」であるので、この信号
を作成するために、12、13、15、16の入力のORゲート6
2、63、65、66にNORゲート20の出力「１」を入力し、次
のクロックでDFF12、13、15、16の出力は「１」とな
り、順次クロックによりDFF18までシフトされる。
を作成するために、12、13、15、16の入力のORゲート6
2、63、65、66にNORゲート20の出力「１」を入力し、次
のクロックでDFF12、13、15、16の出力は「１」とな
り、順次クロックによりDFF18までシフトされる。
パターン作成部30の中のDFF31にもNORゲート20の出力
が接続されており、クロックによりDFF31の出力Q31が
「１」になる。さらに３回クロックが入力されるとDFF3
4の出力Q34は「１」となる。
が接続されており、クロックによりDFF31の出力Q31が
「１」になる。さらに３回クロックが入力されるとDFF3
4の出力Q34は「１」となる。
ORゲート35にDFF31の出力Q31と、DFF34の出力Q34とDF
F17の出力Q17すなわち「00011011」を入力すると、ORゲ
ート35の出力は「00111111」となり、符号振り分け部40
に送出される。
F17の出力Q17すなわち「00011011」を入力すると、ORゲ
ート35の出力は「00111111」となり、符号振り分け部40
に送出される。
符号振り分け部40のJKフリップフロップ回路（８以下
JKFFと称する）41はＪとＫを接続し同一入力としてあ
り、入力が「１」の時のみ信号を反転させる。
JKFFと称する）41はＪとＫを接続し同一入力としてあ
り、入力が「１」の時のみ信号を反転させる。
このJKFF41の出力Q41とDFF17の出力Q17の論理積をAND
ゲート42でとることによりB8ZSの「＋」側の出力とし、
JKFF41の出力 41とDFF17の出力Q17の論理積をANDゲ
ート43でとることにより「−」側の出力としている。
ゲート42でとることによりB8ZSの「＋」側の出力とし、
JKFF41の出力 41とDFF17の出力Q17の論理積をANDゲ
ート43でとることにより「−」側の出力としている。
以上のような動作によりB8ZSの「000VB0VB」を送出す
る。
る。
上述の説明はBnZSでｎ＝８の場合で説明したが、置換
するパターンさえ決めておけばｎは８である必要はな
い。
するパターンさえ決めておけばｎは８である必要はな
い。
このような従来例におけるB8ZS回路の動作限界速度
は、それぞれの回路の動作時間の和の逆数から定まる量
であり、次式により定まる。
は、それぞれの回路の動作時間の和の逆数から定まる量
であり、次式により定まる。
FFの動作速度 Tf＝7nS ゲート20の動作速度 Tg2＝4nS ゲート6nの動作速度 Tg6＝4nS セットアップ時間 Tsu＝4nS 動作限界速度 ｆ＝1/（Tf＋Tg2＋Tg6＋Tsu） ＝1/（７＋４＋４＋４）×10-9 ≒≒52×106（bps） 〔発明が解決しようとする課題〕 動作限界速度は上述の如き式により定まるものであ
り、動作限界速度を大きくするためには回路の各種要素
の動作速度を速くするか、構成要素を減らすことが必要
である。すなあち、従来例では、例えば、DFF11とDFF12
の間には、NORゲート20とORゲート62の２個のゲートが
接続されているので、これを１個のゲートとすることに
より動作限界速度を大きくすることができる。本発明で
は、信号が通過するゲートの数を減らし、ゲートの遅延
時間を小さくするとともに、「０」がｎ＋１個連続した
場合に発生する動作を防止するための「０」ｎ連検出無
効化手段をBnZS回路に追加することにより、動作限界速
度を上げたBnZS回路を提供することを目的とする。
り、動作限界速度を大きくするためには回路の各種要素
の動作速度を速くするか、構成要素を減らすことが必要
である。すなあち、従来例では、例えば、DFF11とDFF12
の間には、NORゲート20とORゲート62の２個のゲートが
接続されているので、これを１個のゲートとすることに
より動作限界速度を大きくすることができる。本発明で
は、信号が通過するゲートの数を減らし、ゲートの遅延
時間を小さくするとともに、「０」がｎ＋１個連続した
場合に発生する動作を防止するための「０」ｎ連検出無
効化手段をBnZS回路に追加することにより、動作限界速
度を上げたBnZS回路を提供することを目的とする。
第１図は本発明の原理を説明するブロック図を示す。
第１図に示す本発明の原理ブロック図中の１は入力さ
れた信号をクロックにより順次次段のシフト回路へ送る
ｎ個のシフト回路よりなる信号シフト手段であり、 ２はｎ個のシフト手段の内容が全て「０」になったこ
とを検出する「０」ｎ連検出手段であり、 ３は「０」ｎ連検出手段の出力により起動されて所定
の符号パターンを作成するパターン作成手段であり、 ４はパターン作成手段３で作成したパターンを所定の
法則に従って「＋」側符号と「−」側符号とに変換する
符号振り分け手段であり、 ５は「０」がｎ＋１個連続したことを検出したとき、
「０」ｎ連検出手段の出力を無効化する「０」ｎ連検出
無効化手段であり、 かかる手段を具備することにより本課題を解決するた
めの手段とする。
れた信号をクロックにより順次次段のシフト回路へ送る
ｎ個のシフト回路よりなる信号シフト手段であり、 ２はｎ個のシフト手段の内容が全て「０」になったこ
とを検出する「０」ｎ連検出手段であり、 ３は「０」ｎ連検出手段の出力により起動されて所定
の符号パターンを作成するパターン作成手段であり、 ４はパターン作成手段３で作成したパターンを所定の
法則に従って「＋」側符号と「−」側符号とに変換する
符号振り分け手段であり、 ５は「０」がｎ＋１個連続したことを検出したとき、
「０」ｎ連検出手段の出力を無効化する「０」ｎ連検出
無効化手段であり、 かかる手段を具備することにより本課題を解決するた
めの手段とする。
入力される信号が「０」が連続している時、まず最初
の入力「０」とクロック第１番目のシフト回路の出力が
「０」となる。続いて２個目の「０」が入力されクロッ
クが到来すると、第１番目のシフト回路の出力は第２番
目のシフト回路にシフトされ、第２番目のシフト回路の
出力は「０」となるとともに、今入力された「０」で第
１番目のシフト回路の出力も「０」となる。
の入力「０」とクロック第１番目のシフト回路の出力が
「０」となる。続いて２個目の「０」が入力されクロッ
クが到来すると、第１番目のシフト回路の出力は第２番
目のシフト回路にシフトされ、第２番目のシフト回路の
出力は「０」となるとともに、今入力された「０」で第
１番目のシフト回路の出力も「０」となる。
引き続き「０」が入力される毎に、シフト回路の
「０」が１個ずつ増えてゆき、ｎ個「０」が入力された
時、ｎ個のシフト回路全ての出力が「０」となる。
「０」が１個ずつ増えてゆき、ｎ個「０」が入力された
時、ｎ個のシフト回路全ての出力が「０」となる。
それぞれのシフト回路の出力は「０」ｎ連検出手段２
に入力されており、すべてのシフト回路の出力が「０」
になった時に、「１」パルスを出力する。
に入力されており、すべてのシフト回路の出力が「０」
になった時に、「１」パルスを出力する。
パターン作成手段３はこのパルスにより起動され、
「０」「１」によりなる所定のパルス列を作成する。
「０」「１」によりなる所定のパルス列を作成する。
このパルス列を所定の法則に従って「＋」側符号と
「−」側符号に符号振り分け手段４で変換する。
「−」側符号に符号振り分け手段４で変換する。
このような動作を行うBnZS回路に「０」ｎ連検出無効
化手段５を付加することにより動作限界速度を上げるこ
とが可能となる。
化手段５を付加することにより動作限界速度を上げるこ
とが可能となる。
以下本発明の要旨を第２図〜第４図に示す実施例によ
り具体的に説明する。
り具体的に説明する。
第２図は本発明の実施例を説明するブロック図、第３
図はセットトグル回路の構成を説明する図、第４図は本
発明の実施例におけるタイムチャートを説明する図をそ
れぞれ示す。尚、全図を通じて同一符号は同一対象物を
示す。
図はセットトグル回路の構成を説明する図、第４図は本
発明の実施例におけるタイムチャートを説明する図をそ
れぞれ示す。尚、全図を通じて同一符号は同一対象物を
示す。
第２図に示す本発明の実施例はBnZS回路のｎ＝８の例
で説明する。
で説明する。
第１図で説明した信号シフト手段１として、入力信号
を次のクロックにより次段に出力するDFF11〜18とB8ZS
の信号に対応してDFF13、14、16、17にNORゲート20の出
力を入力するための４個のORゲート63、64、66、67によ
り構成される信号シフト部10と、 「０」ｎ連検出手段２として、第５図で説明したのと
同一機能を有するNORゲート20と、 パターン作成手段３として、第５図で説明したのと同
一機能、同一構成を有するパターン作成部30と、 符号振り分け手段４として、第５図で説明したのと同
一機能、同一構成を有する符号振り分け部40と、 「０」ｎ連検出無効化手段５として、NANDゲートとDF
F回路からなるセットグル回路50とから構成された例で
ある。
を次のクロックにより次段に出力するDFF11〜18とB8ZS
の信号に対応してDFF13、14、16、17にNORゲート20の出
力を入力するための４個のORゲート63、64、66、67によ
り構成される信号シフト部10と、 「０」ｎ連検出手段２として、第５図で説明したのと
同一機能を有するNORゲート20と、 パターン作成手段３として、第５図で説明したのと同
一機能、同一構成を有するパターン作成部30と、 符号振り分け手段４として、第５図で説明したのと同
一機能、同一構成を有する符号振り分け部40と、 「０」ｎ連検出無効化手段５として、NANDゲートとDF
F回路からなるセットグル回路50とから構成された例で
ある。
第３図はセットトグル回路の構成を説明する図であ
り、DFF回路にNANDゲートを追加したものである。
り、DFF回路にNANDゲートを追加したものである。
この回路の動作は、「１」の入力時には出力は「１」
に固定され、「０」の入力時には、1/2分周回路として
動作する。
に固定され、「０」の入力時には、1/2分周回路として
動作する。
第４図は本発明の実施例における動作を説明するタイ
ムチャートであり「０」が９個連続した時の動作を説明
する。
ムチャートであり「０」が９個連続した時の動作を説明
する。
まず８個の「０」が連続し、DFF11〜18の出力を
「０」とし、NORゲート20から「１」を発生する動作
は、第６図と全く同様である。
「０」とし、NORゲート20から「１」を発生する動作
は、第６図と全く同様である。
ここ、DFF18の出力 18をセットトグル回路50に入
力する。この時のセットトグル回路50の出力STは入力が
「１」の時、出力は「１」に固定、入力が「０」の時は
1/2分周回路として動作する。
力する。この時のセットトグル回路50の出力STは入力が
「１」の時、出力は「１」に固定、入力が「０」の時は
1/2分周回路として動作する。
セットトグル回路の基本構成は第４図に示す如く、入
力を反転してNANDゲートに入力するので、DFF18の出力
18を入力すると、反転させる必要はなくなる。
力を反転してNANDゲートに入力するので、DFF18の出力
18を入力すると、反転させる必要はなくなる。
このセットトグル回路の出力 TをNORゲート20に入
力する。
力する。
この意味は、入力信号で「０」が９個連続した場合、
先ず「０」が８個連続したところで、NORゲート20に
「１」が出力され、次に９個目の「０」がきたところで
再び「１」が出力され、この「１」がDFF31を通して、O
Rゲート63、64、66、67に入力されるので、BnZS回路の
誤動作となってしまう。このように、「０」が９個以上
連続しても、「０」ｎ連検出出力は１クロック幅の出力
があることが必要であり、本発明では、セットトグル回
路50を設けることにより、「０」が９個以上連続して
も、誤動作を起こさないようにしているのである。
先ず「０」が８個連続したところで、NORゲート20に
「１」が出力され、次に９個目の「０」がきたところで
再び「１」が出力され、この「１」がDFF31を通して、O
Rゲート63、64、66、67に入力されるので、BnZS回路の
誤動作となってしまう。このように、「０」が９個以上
連続しても、「０」ｎ連検出出力は１クロック幅の出力
があることが必要であり、本発明では、セットトグル回
路50を設けることにより、「０」が９個以上連続して
も、誤動作を起こさないようにしているのである。
また、NORゲート20の出力以上はDFF31を通って、ORゲ
ート63、64、66、67に入力され次のクロックでDFF13、1
4、16、17の出力を「１」とし、その後は従来例と同じ
動作でQ17とQ31とQ34から「00111111」を作成し、Q17と
Q41からB8ZSの「＋」側符号を、Q17と 41からB8ZSの
「−」側の符号を作成するものである。
ート63、64、66、67に入力され次のクロックでDFF13、1
4、16、17の出力を「１」とし、その後は従来例と同じ
動作でQ17とQ31とQ34から「00111111」を作成し、Q17と
Q41からB8ZSの「＋」側符号を、Q17と 41からB8ZSの
「−」側の符号を作成するものである。
この動作の中でNORゲート20の出力「１」のORゲート6
3、64、66、67への入力はDFF31を通して行うので、次の
クロック入力されることになる。即ち、従来例の動作で
はFFとFFの間にゲート回路が２個入るが、本発明ではセ
ットトグル回路を付加することにより、FFとFFの間のゲ
ート回路は１個となり、従来例で説明した動作速度を計
算する式から、Tg6の影響を削除することが可能となり
動作限界速度を高めることが可能となる。
3、64、66、67への入力はDFF31を通して行うので、次の
クロック入力されることになる。即ち、従来例の動作で
はFFとFFの間にゲート回路が２個入るが、本発明ではセ
ットトグル回路を付加することにより、FFとFFの間のゲ
ート回路は１個となり、従来例で説明した動作速度を計
算する式から、Tg6の影響を削除することが可能となり
動作限界速度を高めることが可能となる。
本発明における動作限界速度は次式により求められ
る。
る。
ｆ＝1/（Tf＋Tg2＋＋Tsu） ＝1/（７＋４＋４）×10-9 ≒66×106（bps） 〔発明の効果〕 以上のような本発明によれば、BnZS回路にセットグル
回路を付加することにより、動作限界速度を上げたBnZS
回路を提供することができる。
回路を付加することにより、動作限界速度を上げたBnZS
回路を提供することができる。
第１図は本発明の原理を説明するブロック図、 第２図は本発明の実施例を説明するブロック図、 第３図はセットトグル回路の構成を説明する図、 第４図は本発明の実施例におけるタイムチャートを説明
する図、 第５図は従来例を説明するブロック図、 第６図は従来例におけるタイムチャートを説明する図 をそれぞれ示す。 図において １は信号シフト手段、２は「０」ｎ連検出手段、３はパ
ターン作成手段、４は符号振り分け手段、５は「０」ｎ
連検出無効化手段10、10aは信号シフトブロック、20はN
ORゲート、30はパターン作成部、40は符号振り分け部、
50はセットグル回路 11〜18、31〜34はDFF、62〜67はORゲート、41はJKFF、4
2、43はANDゲート をそれぞれ示す。
する図、 第５図は従来例を説明するブロック図、 第６図は従来例におけるタイムチャートを説明する図 をそれぞれ示す。 図において １は信号シフト手段、２は「０」ｎ連検出手段、３はパ
ターン作成手段、４は符号振り分け手段、５は「０」ｎ
連検出無効化手段10、10aは信号シフトブロック、20はN
ORゲート、30はパターン作成部、40は符号振り分け部、
50はセットグル回路 11〜18、31〜34はDFF、62〜67はORゲート、41はJKFF、4
2、43はANDゲート をそれぞれ示す。
Claims (1)
- 【請求項１】ディジタル伝送路上にて、ｎ個の「０」が
連続したことを検出した時に、所定の符号パターンを送
出するBnZS回路であって、 入力された信号をクロックパルスにより、順次次段のシ
フト回路へ送るｎ個のシフト回路よりなる信号シフト手
段（１）と、 前記信号シフト手段（１）の内容が、全て「０」になっ
たことを検出する「０」ｎ連検出手段（２）と、 前記「０」ｎ連検出手段（２）からの出力により起動さ
れて所定の符号パターンを作成するパターン作成手段
（３）と、 前記パターン作成手段（３）で作成したパターンを所定
の法則に従って「＋」側符号と「−」側符号とに変換す
る符号振り分け手段（４）と、 「０」がｎ＋１個連続したことを検出したとき、前記
「０」ｎ連検出手段（２）の出力を無効化する「０」ｎ
連検出無効化手段（５）とを備えたことを特徴とするBn
ZS回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21878088A JP2712353B2 (ja) | 1988-09-01 | 1988-09-01 | ＢｎＺＳ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21878088A JP2712353B2 (ja) | 1988-09-01 | 1988-09-01 | ＢｎＺＳ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0267011A JPH0267011A (ja) | 1990-03-07 |
| JP2712353B2 true JP2712353B2 (ja) | 1998-02-10 |
Family
ID=16725261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21878088A Expired - Lifetime JP2712353B2 (ja) | 1988-09-01 | 1988-09-01 | ＢｎＺＳ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2712353B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102351095B (zh) * | 2011-09-05 | 2013-03-27 | 南京时恒电子科技有限公司 | 用于热敏电阻芯片检测分拣的直线送料机构 |
-
1988
- 1988-09-01 JP JP21878088A patent/JP2712353B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0267011A (ja) | 1990-03-07 |
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