JPH0267011A - Bnzs circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔概 要〕
ディジタル伝送路上にて、ｎ個の「０」が連続したこと
を検出した時に、所定の符号パターンを送出するＢｎＺ
Ｓ回路に関し、
Ｄフリップフロップ回路にＮＡＮＤゲート回路を付加し
て、「１」パルス入力の時にはデータ出力をｒｌＪに固
定し、ｒＯＪパルス入力の時には１／２分周回路として
動作するセットトグル回路をＢｎＺＳ回路に追加するこ
とにより、動作限界速度を上げたＢｎＺＳ回路を提供す
ることを目的とし、
入力された信号をクロックパルスにより、順次次段のシ
フト回路へ送るｎ個のシフト回路よりなる信号シフト手
段と、信号シフト手段の内容が、全て「０」になったこ
とを検出する「０」ｎ連検出手段と、「０」ｎ連検出手
段からの出力により起動されて所定の符号パターンを作
成するパターン作成手段と、パターン作成手段で発生し
たパターンを所定の法則に従って「＋」側符号と「」側
符号とに変換する符号振り分け手段と、Ｄフリップフロ
ップ回路にＮＡＮＤゲートを付加して構成したセントト
グル回路とを備え構成する。[Detailed Description of the Invention] [Summary] BnZ transmits a predetermined code pattern when it detects n consecutive 0s on a digital transmission path.
Regarding the S circuit, a NAND gate circuit is added to the D flip-flop circuit, and a set toggle circuit is created that fixes the data output to rlJ when the "1" pulse is input, and operates as a 1/2 frequency divider circuit when the rOJ pulse is input. The purpose of this signal shift is to provide a BnZS circuit with increased operating speed by adding it to the BnZS circuit, and is made up of n shift circuits that sequentially send input signals to the next stage shift circuit using clock pulses. a "0" n series detection means for detecting that the contents of the signal shift means have all become "0"; and a "0" n series detection means which is activated by the output from the "0" n series detection means to create a predetermined code pattern. a code distribution means for converting the pattern generated by the pattern creation means into a "+" side code and a "" side code according to a predetermined rule, and a D flip-flop circuit with a NAND gate added thereto. and a center toggle circuit.
本発明は、ディジタル伝送路上にて、ｎ個の「Ｏ」が連
続したことを検出した時に、所定の符号パターンを送出
するＢｎＺＳ回路に関する。The present invention relates to a BnZS circuit that sends out a predetermined code pattern when it detects n consecutive "O"s on a digital transmission path.
現在、ディジクル中継伝送において、タイミング信号を
受信パルス列から抽出する自己タイミング方式が広く用
いられている。Currently, in digital relay transmission, a self-timing method in which a timing signal is extracted from a received pulse train is widely used.
この自己タイミング方式では「０」パルスが連続した時
には、タイミング情報が消失してしまう問題がある。こ
のため、「０」パルスの連続を抑圧する必要があり、「
０」パルスが所定の数連続した時には、これを別に用意
した所定のパターンに置き換えるＢｎＺＳ回路が使われ
ている。This self-timing method has a problem in that timing information is lost when "0" pulses occur continuously. Therefore, it is necessary to suppress the series of "0" pulses, and "
A BnZS circuit is used that replaces a predetermined number of consecutive 0'' pulses with a predetermined pattern prepared separately.
かかるＢｎＺＳ回路の動作限界速度は、同一回路で広い
範囲に対応するためにできるだけ高いことが要求される
。The operating speed limit of such a BnZS circuit is required to be as high as possible so that the same circuit can cover a wide range of applications.
第５図は従来例を説明するブロック図、第６図は従来例
におけるタイムチャートを説明する図を示す。ＢｎＺＳ
回路のｒｎＪは「０」パルスがｒｎＪ個連続することを
意味し、ここではｎ＝８の例を説明する。FIG. 5 is a block diagram illustrating a conventional example, and FIG. 6 is a diagram illustrating a time chart in the conventional example. BnZS
rnJ of the circuit means rnJ consecutive "0" pulses, and here an example where n=8 will be explained.
即ち、Ｂ ８ Ｚ’ Ｓ回路は「０」が８個連続した時
、タイミングパルスが失われないように、前取って定め
であるｒｏｏｏＶＢＯＶＢＪのパターンを送出する回路
である。That is, the B 8 Z' S circuit is a circuit that sends out a predetermined pattern of roooVBOVBJ when eight consecutive 0's occur so that the timing pulse is not lost.
ここでｒＢＪはバイポーラ則パルスを示し、ｒＶＪはバ
イポーラバイオレーションパルスを示す。Here, rBJ indicates a bipolar law pulse, and rVJ indicates a bipolar violation pulse.
第５図の例は入力信号を次のクロックパルス（以下クロ
ックと称する）により次段に出力するＤフリップフロッ
プ（以下ＤＦＦと称する）回路１１〜１８と、
ｒ３８ Ｚ Ｓの信号に対応して、ＤＦＦ ｌ ２．１
３．１５．１６にＮ ＯＲゲート２０の出力を入力する
ための４個のＯＲゲート６２．６３．６５．６６より構
成される信号シフト部１０ａと、ＤＦＦ回路１１〜１８
の出力が全て「０」になったことを検出するＮＯＲゲー
ト２０と、４個のＤＦＦ回路（３１〜３４）とＯＲゲー
ト３５からなり、所定のｒＯＪ ｒｌＪよりなる符号
パターンを作成するパターン作成部３０と、ＪＫフリソ
プフロンプ回路４１と２個のＡＮＤゲート４２．４３か
らなる符号振り分け部４０とを具備している８
第６図は従来例のタイムチャートを説明する図であり、
「０」が８個連続した時の動作を説明する。The example in FIG. 5 includes D flip-flop (hereinafter referred to as DFF) circuits 11 to 18 which output the input signal to the next stage in response to the next clock pulse (hereinafter referred to as clock), and corresponding to the r38ZS signal, DFF l 2.1
3.15.16: A signal shift section 10a composed of four OR gates 62, 63, 65, 66 for inputting the output of the NOR gate 20, and DFF circuits 11 to 18.
A pattern creation section that creates a code pattern consisting of a predetermined rOJ rlJ, consisting of a NOR gate 20 that detects that the outputs of all become "0", four DFF circuits (31 to 34), and an OR gate 35. 30, a JK Frisop flop circuit 41, and a code distribution section 40 consisting of two AND gates 42 and 43.8 FIG. 6 is a diagram illustrating a time chart of a conventional example.
The operation when there are 8 consecutive "0's" will be explained.
先ず、ＤＦＦＩＩに「０」が入力され、クロックが到来
するとＤＦＦＩＩの出力Ｑｌｌが「０」になる。引き続
き２個目、３個目の「０」が入力されクロックが到来す
ると、ＤＦＦ１２．１３の出力Ｑ１２．１３が「０」に
なる。First, "0" is input to DFFII, and when a clock arrives, the output Qll of DFFII becomes "0". When the second and third "0" are subsequently input and the clock arrives, the output Q12.13 of the DFF 12.13 becomes "0".
このような動作を繰り返し、「０」が８個入力された時
にＤＦＦＩＩ〜１８の出力は全て「０」になる。By repeating this operation, when eight "0"s are input, the outputs of DFFII-18 all become "0".
この８個のＤＦＦの出力は全てＮＯＲゲート２０に接続
されているので、全てが「０」となった時にＮＯＲゲー
ト２０より「１」を出力する。Since the outputs of these eight DFFs are all connected to the NOR gate 20, when all of them become "0", the NOR gate 20 outputs "1".
Ｂ８ＺＳのパターンはｒｏｏｏＶＢＯＶＢＪであるので
、この信号を作成するために、１２．１３．１５．１６
の入力のＯＲゲート６２．６３．６５．６６にＮＯＲゲ
ート２０の出力「１」を入力し、次のクロックでＤＦＦ
１２．１３．１５．１６の出力は「１」となり、順次ク
ロックによりＤＦＦ１８までシフトされる。The pattern of B8ZS is roooVBOVBJ, so to create this signal, 12.13.15.16
The output "1" of the NOR gate 20 is input to the input OR gate 62, 63, 65, 66, and the DFF is
The outputs of 12, 13, 15, and 16 become "1" and are sequentially shifted to the DFF 18 by the clock.
パターン作成部３０の中のＤＦＦ３１にもＮ。N is also applied to the DFF 31 in the pattern creation section 30.
Ｒゲート２０の出力が接続されており、クロックにより
ＤＦＦ３１の出力Ｑ３１が「１」になる。The output of the R gate 20 is connected, and the output Q31 of the DFF 31 becomes "1" by the clock.
さらに３回クロックが入力されるとＤＦＦ３４の出力Ｑ
３４は「１」となる。When the clock is input three more times, the output Q of DFF34
34 becomes "1".
ＯＲゲート３５にＤＦＦ３１の出力Ｑ３１と、ＤＦＦ３
４の出力Ｑ３４とＤＦＦ１７の出力Ｑ１７すなわちｒｏ
ｏｏｌｌｏｌｌＪを入力すると、ＯＲゲート３５の出力
はｒｏｏｌｌｌｌｌｌＪとなり、符号振り分け部４０に
送出される。The output Q31 of DFF31 and DFF3 are connected to the OR gate 35.
4's output Q34 and DFF17's output Q17, that is, ro
When oollollJ is input, the output of the OR gate 35 becomes roolllllJ, which is sent to the code distribution section 40.
符号振り分け部４０のＪＫフリップフロップ（以下Ｊ
Ｋ Ｆ Ｆと称する）回路４１はＪとＫを接：嵯し同一
人力としてあり、入力が「１」の時のみ信号を反転させ
る。JK flip-flop (hereinafter referred to as J
A circuit 41 (referred to as KFF) connects J and K to have the same power, and inverts the signal only when the input is "1".
このＪＫＦＦ４１の出力Ｑ４１とＤＦＦ １７の出力Ｑ
１７の論理積をＡＮＤゲート４２でとることによりＢ８
ＺＳの「＋」側の出力とし、ＪＫＦＦ４１の出力 回４
１とＤＦＦ １７の出力Ｑ１７の論理積をＡＮＤゲート
４３でとることにより「−」側の出力としている。The output Q41 of this JKFF41 and the output Q of DFF17
B8 by taking the logical product of 17 with the AND gate 42.
Output on the “+” side of ZS, output of JKFF41 times 4
1 and the output Q17 of the DFF 17 is ANDed by an AND gate 43 to obtain a "-" side output.
以上のような動作によりＢ８ＺＳのｒｏｏｏｖＢ ＯＶ
ＢＪを送出する。By the above operation, B8ZS rooovB OV
Send out BJ.
上述の説明はＢｎＺＳでｎ＝８の場合で説明したが、置
換するパターンさえ決めておけばｎは８である必要はな
い。The above explanation was given for the case where n=8 in BnZS, but n does not need to be 8 as long as the pattern to be replaced is determined.
このような従来例における８８２３回路の動作限界速度
は、それぞれの回路の動作時間の和の逆数から定まる量
であり、次式により定まる。The operating limit speed of the 8823 circuit in such a conventional example is a quantity determined from the reciprocal of the sum of the operating times of each circuit, and is determined by the following equation.
ＦＦの動作速度 Ｔｔ −７ｎ Ｓゲート２０
の動作速度 Ｔ＊ｚ＝ ４ ｎ Ｓゲート６ｎの動作
速度 Ｔ９６＝ ４ ｎ Ｓセットアツプ時間
Ｔ、ｕ＝ ４ ｎ Ｓ動作限界速度
ｆ ”＝ １ ／ （Ｔｒ ＋ Ｔ（１２＋ ７９６
＋Ｔｓｕ）＝１／ （７＋４＋４＋４）ＸＩＯ−’ζ５
２ｘ１０６ （ｂｐｓ）
〔発明が解決しようとする課題〕
動作限界速度は上述の如き式により定まるものであり、
動作限界速度を大きくするためには回路の各構成要素の
動作速度を速くするか、構成要素を減らすことが必要で
ある。FF operating speed Tt -7n S gate 20
Operating speed T*z= 4 n Operating speed of S gate 6n T96= 4 n S setup time
T, u = 4 n S operation limit speed f ” = 1 / (Tr + T (12 + 796
+Tsu)=1/ (7+4+4+4)XIO−'ζ5
2x106 (bps) [Problem to be solved by the invention] The operating limit speed is determined by the above formula,
In order to increase the operating speed limit, it is necessary to increase the operating speed of each component of the circuit or to reduce the number of components.
本発明は、ＤＦＦ回路にＮＡＮＤゲート回路を付加して
、「１」パルス入力の時にはデータ出力を「１」に固定
し、「０」パルス入力の時には１／２分周回路として動
作するセントトグル回路をＢｎＺＳ回路に追加すること
により、動作限界速度を上げたＢｎＺＳ回路を提供する
ことを目的とする。The present invention adds a NAND gate circuit to the DFF circuit to fix the data output to "1" when a "1" pulse is input, and operates as a 1/2 frequency divider circuit when a "0" pulse is input. The present invention aims to provide a BnZS circuit with increased operating speed by adding a circuit to the BnZS circuit.
５は「０」ｎ連検出手段の動作限界速度を上げるために
付加するセットトグル回路であり、かかる手段を具備す
ることにより本課題を解決するための手段とする。Reference numeral 5 denotes a set toggle circuit added to increase the operating limit speed of the "0" n series detection means, and providing such means is a means for solving the present problem.
第１図は本発明の詳細な説明するブロック図を示す。 FIG. 1 shows a block diagram illustrating the invention in detail.
第１図に示す本発明の原理ブロック図中の１は入力され
た信号をクロックにより順次次段のシフト回路へ送るｎ
個のシフト回路よりなる信号シフト手段であり、
２はｎ個のシフト手段の内容が全て「０」になったこと
を検出するｒＯＪｎ連検出手段であり、３は「０」ｎ連
検出手段の出力により起動されて所定の符号パターンを
作成するパターン作成手段であり、
４はパターン作成手段３で作成したパターンを所定の法
則に従って「＋」側符号と「−」側符号とに変換する符
号振り分け手段であり、〔作 用〕
入力される信号が「０」が連続している時、まず最初の
入力「０」とクロックで第１番目のシフト回路の出力が
ｒＯＪとなる。続いて２個目の「０」が入力されクロッ
クが到来すると、第１番目のシフト回路の出力は第２番
目のシフト回路にシフトされ、第２番目のシフト回路の
出力は「０」となるとともに、介入力された「０」で第
１番目のシフト回路の出力も「０」となる。In the block diagram of the principle of the present invention shown in FIG.
2 is an rOJn consecutive detection means for detecting that the contents of the n shifting means have all become "0"; 3 is a "0" n consecutive detection means; It is a pattern creation means that is activated by the output and creates a predetermined code pattern, and 4 is a code distribution that converts the pattern created by the pattern creation means 3 into a "+" side code and a "-" side code according to a predetermined rule. Means and [Function] When the input signal is "0" continuously, the output of the first shift circuit becomes rOJ with the first input "0" and the clock. Then, when the second "0" is input and the clock arrives, the output of the first shift circuit is shifted to the second shift circuit, and the output of the second shift circuit becomes "0". At the same time, the output of the first shift circuit also becomes "0" due to the input "0".
引き続き「０」が入力される毎に、シフト回路の「０」
が１個ずつ増えてゆき、ｎ個「０」が入力された時、ｎ
個のシフト回路全ての出力が「０」となる。Every time "0" is inputted continuously, "0" of the shift circuit
increases one by one, and when n "0"s are input, n
The outputs of all shift circuits become "0".
それぞれのシフト回路の出力は「０」ｎ連検出手段２に
入力されており、すべてのシフト回路の出力が「０」に
なった時に、「１」パルスを出力する。The output of each shift circuit is input to the "0" n series detection means 2, which outputs a "1" pulse when the outputs of all the shift circuits become "0".
パターン作成手段３はこのパルスにより起動され、ｒＯ
Ｊ ｒｌＪよりなる所定のパルス列を作成する。The pattern creation means 3 is activated by this pulse, and rO
A predetermined pulse train consisting of J rlJ is created.
このパルス列を所定の法則に従って「＋」側符号と「＝
」側符号に符号振り分け手段４で変換する。This pulse train is divided into the "+" sign and the "=" sign according to a predetermined rule.
” side code by the code distribution means 4.
このような動作を行うＢｎＺＳ回路にセントトグル回路
５を付加することにより動作限界速度を上げることが可
能となる。By adding the center toggle circuit 5 to the BnZS circuit that performs such an operation, it is possible to increase the operating speed limit.
以下本発明の要旨を第２図〜第４図に示す実施例により
具体的に説明する。The gist of the present invention will be specifically explained below with reference to embodiments shown in FIGS. 2 to 4.
第２図は本発明の詳細な説明するブロック図、第３図は
セットトグル回路の構成を説明する図、第４図は本発明
の実施例におけるタイムチャートを説明する図をそれぞ
れ示す。尚、全図を通じて同一符号発生同一対象物を示
す。FIG. 2 is a block diagram illustrating the present invention in detail, FIG. 3 is a diagram illustrating the configuration of a set toggle circuit, and FIG. 4 is a diagram illustrating a time chart in an embodiment of the present invention. It should be noted that the same objects with the same symbols are shown throughout the figures.
第２図に示す本発明の実施例はＢｎＺＳのｎ＝８の例で
説明する。The embodiment of the present invention shown in FIG. 2 will be explained using an example of BnZS with n=8.
第１図で説明した信号シフト手段１として、入力信号を
次のクロックにより次段に出力するＤＦＦ回路１１〜１
８とＢ８ＺＳの信号に対応してＤＦＦ１３．１４．１６
．１７にＮＯＲゲート２０の出力を入力するための４個
のＯＲゲート６３．６４．６６．６７により構成される
信号シフト部１０と、
「０」ｎ連検出手段２として、第５図で説明したのと同
一機能を有するＮＯＲゲート２０と、パターン作成手段
３として、第５図で説明したのと同一機能、同一構成を
存するパターン作成部３０と、
符号振り分け手段４として、第５図で説明したのと同一
機能、同一構成を有する符号振り分け部４０と、
「０」ｎ連検出手段２の動作限界速度を上げるために付
加するセットトグル回路５とから構成された例である。As the signal shift means 1 explained in FIG. 1, DFF circuits 11 to 1 output the input signal to the next stage according to the next clock.
DFF13.14.16 corresponding to 8 and B8ZS signals
．． The signal shift section 10 is composed of four OR gates 63, 64, 66, 67 for inputting the output of the NOR gate 20 to 17, and the "0" n series detection means 2 as explained in FIG. A NOR gate 20 having the same function as that described in FIG. This example is composed of a code distributing section 40 having the same function and configuration as the above, and a set toggle circuit 5 added to increase the operating limit speed of the "0" n series detection means 2.
第３図はセラ１−トグル回路の構成を説明する図であり
、ＤＦＦ回路にＮＡＮＤゲートを追加したものである。FIG. 3 is a diagram illustrating the configuration of the cellar 1-toggle circuit, in which a NAND gate is added to the DFF circuit.
この回路の動作は、「１」の入力時には出力は「１」に
固定され、ｒＯＪの入力時には、１／２分周回路として
動作する。The operation of this circuit is such that when "1" is input, the output is fixed to "1", and when rOJ is input, it operates as a 1/2 frequency divider circuit.
第４図は本発明の実施例における動作を説明するタイム
チャートであり、「０」が９個連続した時の動作を説明
する。FIG. 4 is a time chart for explaining the operation in the embodiment of the present invention, and the operation when there are nine consecutive "0"s will be explained.
まず８個の「０」が連続し、ＤＦＦ１１〜１８の出力を
「０」とし、ＮＯＲゲート２０から「１」を発生する動
作は、第６図と全く同様である。First, eight consecutive "0's" are generated, the outputs of the DFFs 11 to 18 are set to "0", and the operation of generating "1" from the NOR gate 20 is exactly the same as that shown in FIG.
ここで、ＤＦＦ１８の出力 ＥＩＩ１８をセットトグル
回路５に入力する。この時のセットトグル回路５の出力
Ｓ７は入力が「１」の時、出力は「１」に固定、入力が
「０」の時は１／２分周回路として動作する。Here, the output EII18 of the DFF18 is input to the set toggle circuit 5. At this time, the output S7 of the set toggle circuit 5 is fixed at "1" when the input is "1", and operates as a 1/2 frequency dividing circuit when the input is "0".
セットトグル回路の基本構成は第４図に示す如く、入力
を反転してＮＡＮＤゲートに人力するので、ＤＦＦ １
８の出力 回１８を入力すると、反転させる必要はなく
なる。The basic configuration of the set toggle circuit is shown in Figure 4. Since the input is inverted and input to the NAND gate, DFF 1
Output of 8 If you input times 18, there is no need to invert.
このセットトグル回路の出力 否、をＮＯＲゲート２０
に入力する。The output of this set toggle circuit is NOR gate 20
Enter.
この意味は、入力信号で「０」が９個連続した場合、先
ず「０」が８個連続したところで、ＮＯＲゲート２０に
「１」が出力され、次に９個目の「０」がきたところで
再び「１」が出力され、８８２３回路の誤動作となって
しまう。What this means is that when there are nine consecutive "0's" in the input signal, first a "1" is output to the NOR gate 20 when eight consecutive "0's" occur, and then a ninth "0" comes. However, "1" is output again, resulting in a malfunction of the 8823 circuit.
このように「０」が８個以上連続しても誤動作を起こさ
ないようにしているものである。In this way, malfunctions are prevented even if eight or more "0"s occur in a row.
また、ＮＯＲゲート２０の出力ＮＪはＤ Ｆ Ｉ・”３
１を通って、ＯＲゲート６３．６４．６６．６７に入力
され次のクロックでＤＦＦ１３．１４．１６．１７の出
力を「１」とし、その後は従来例と同じ動作でＱ１７と
Ｑ３１とＱ３４から「００１１１１１１Ｊを作成し、Ｑ
１７とＱ４１からＢ８ＺＳの「＋」側符号を、Ｑ１７と
回４１からＢ８ＺＳの「−」側の符号を作成するもの
である。Also, the output NJ of the NOR gate 20 is D F I・”3
1, is input to OR gate 63.64.66.67, and the output of DFF 13.14.16.17 is set to ``1'' with the next clock.After that, the output from Q17, Q31, and Q34 is the same as in the conventional example. "Create 00111111J, Q
17 and Q41 to create the "+" side code of B8ZS, and Q17 and Q41 to create the "-" side code of B8ZS.
この動作の中でＮＯＲゲート２０の出力「１」のＯＲゲ
ート６３．６４．６６．６７への人力はＤＦＦ３１を通
して行うので、次のクロックで入力されることになる。During this operation, the input of the output "1" of the NOR gate 20 to the OR gates 63, 64, 66, 67 is performed through the DFF 31, so that it will be input at the next clock.
即ち、従来例の動作ではＦ ＦとＦＦの間にゲート回
路が２個人るが、本発明ではセットトグル回路を付加す
ることにより、ＦＦとＦＦ０間のゲート回路は１個とな
り、従来例で説明した動作速度を計算する式から、Ｔ
ｇ ｂの影響を削除することが可能となり動作限界速度
を高めることが可能となる。That is, in the operation of the conventional example, there are two gate circuits between FF and FF, but in the present invention, by adding a set toggle circuit, there is only one gate circuit between FF and FF0, which is explained in the conventional example. From the formula for calculating the operating speed, T
It becomes possible to eliminate the influence of g b, and it becomes possible to increase the operating limit speed.
本発明における動作限界速度は次式により求められる。The operating limit speed in the present invention is determined by the following equation.
ｆ ＝ １ ／ （Ｔｆ ＋’ｌ’、２＋ ＋Ｔｓ
ｕ）＝１／ （７＋４＋４）ＸＩＯ
＃６６Ｘ１０’ （ｂｐＳ）
〔発明の効果〕
以上のような本発明によれば、ＢｎＺＳ回路にセットト
グル回路を付加することにより、動作限界速度を上げた
ＢｎＺＳ回路を提供することができる。f = 1 / (Tf +'l', 2+ +Ts
u) = 1/ (7 + 4 + 4) XIO #66 can be provided.
第１図は本発明の詳細な説明するブロック図、第２図は
本発明の詳細な説明するブロック図、第３図はセットト
グル回路の構成を説明する図、第４図は本発明の実施例
におけるタイムチャートを説明する図、
第５図は従来例を説明するブロック図、第６図は従来例
におけるタイムチャートを説明する図
をそれぞれ示す。
図において
１は信号シフト手段、
２は「０」ｎ連検出手段、
３はパターン作成手段、
４は符号振り分け手段、
５はセットトグル回路、
１０．１０ａは信号シフト部、
２０はＮＯＲゲート、
３０はパターン作成部、
４０は符号振り分け部、
１１〜１８．３１〜３４はＤＦＦ、
６２〜６７はＯＲゲート、
４１はＪＫＦＦ、
４２．４３はＡＮＤゲート
をそれぞれ示す。
本発明の詳細な説明するブロック図
第１図
ＮＡＮＤゲート
Ｄフリップフロップ
セントトグル回路の構成を説明する図
第３図FIG. 1 is a block diagram explaining the present invention in detail, FIG. 2 is a block diagram explaining the present invention in detail, FIG. 3 is a diagram explaining the configuration of the set toggle circuit, and FIG. 4 is a diagram explaining the implementation of the present invention. FIG. 5 is a block diagram illustrating a conventional example, and FIG. 6 is a diagram illustrating a time chart in the conventional example. In the figure, 1 is a signal shift means, 2 is a "0" n series detection means, 3 is a pattern creation means, 4 is a code distribution means, 5 is a set toggle circuit, 10.10a is a signal shift section, 20 is a NOR gate, 30 40 is a pattern creation section, 40 is a code distribution section, 11 to 18, 31 to 34 are DFFs, 62 to 67 are OR gates, 41 is a JKFF, and 42.43 is an AND gate. FIG. 1 is a block diagram explaining the invention in detail. FIG. 3 is a diagram explaining the configuration of a NAND gate D flip-flop cent toggle circuit.
Claims (1)
を検出した時に、所定の符号パターンを送出するＢｎＺ
Ｓ回路であって、 入力された信号をクロックパルスにより、順次次段のシ
フト回路へ送るｎ個のシフト回路よりなる信号シフト手
段（１）と、 前記信号シフト手段（１）の内容が、全て「０」になっ
たことを検出する「０」ｎ連検出手段（２）と、 前記「０」ｎ連検出手段（２）からの出力により起動さ
れて所定の符号パターンを作成するパターン作成手段（
３）と、 前記パターン作成手段（３）で作成したパターンを所定
の法則に従って「＋」側符号と「−」側符号とに変換す
る符号振り分け手段（４）と、Ｄフリップフロップ回路
にＮＡＮＤゲートを付加して構成したセットトグル回路
（５）とを備えたことを特徴とするＢｎＺＳ回路。[Claims] A BnZ that transmits a predetermined code pattern when it detects n consecutive "0"s on a digital transmission path.
The S circuit includes a signal shift means (1) consisting of n shift circuits that sequentially sends an input signal to the next stage shift circuit according to a clock pulse, and the contents of the signal shift means (1) are all "0" n series detection means (2) that detects that the number has become "0"; and pattern creation means that is activated by the output from the "0" n series detection means (2) and creates a predetermined code pattern. (
3), code distribution means (4) for converting the pattern created by the pattern creation means (3) into a "+" side code and a "-" side code according to a predetermined rule, and a NAND gate in the D flip-flop circuit. A BnZS circuit characterized by comprising a set toggle circuit (5) configured by adding.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21878088A JP2712353B2 (en) | 1988-09-01 | 1988-09-01 | BnZS circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21878088A JP2712353B2 (en) | 1988-09-01 | 1988-09-01 | BnZS circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0267011A true JPH0267011A (en) | 1990-03-07 |
| JP2712353B2 JP2712353B2 (en) | 1998-02-10 |
Family
ID=16725261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21878088A Expired - Lifetime JP2712353B2 (en) | 1988-09-01 | 1988-09-01 | BnZS circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2712353B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102351095A (en) * | 2011-09-05 | 2012-02-15 | 南京时恒电子科技有限公司 | Linear feed mechanism for detecting and sorting thermistor chips |
-
1988
- 1988-09-01 JP JP21878088A patent/JP2712353B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102351095A (en) * | 2011-09-05 | 2012-02-15 | 南京时恒电子科技有限公司 | Linear feed mechanism for detecting and sorting thermistor chips |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2712353B2 (en) | 1998-02-10 |
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