JPH0265268A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/565—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using capacitive charge storage elements
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- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
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- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
- G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
-
- G—PHYSICS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路に係り、特に外部供給電源電
圧より低い内部電圧を発生させて内部回路の電源として
使用する内部電圧発生手段を備えてなる半導体集積回路
に関する。
圧より低い内部電圧を発生させて内部回路の電源として
使用する内部電圧発生手段を備えてなる半導体集積回路
に関する。
〔従来の技術〕
一般に半導体集積回路は、たとえばCMOSトランジス
タで代表されるように、その動作電源として5v電源が
用いられている。
タで代表されるように、その動作電源として5v電源が
用いられている。
一方、各素子の微細化が進むにつれ、素子内部の電界も
増々上昇してきている。このことは、MOSトランジス
タのしきい値電圧vthの変動やパンチスルー等の発生
や、素子の性能や信頼性に重大な影響を及ぼすことから
、たとえば、0.5μm以下の微細化素子にあっては、
5v電源で動作させることが困難となり、3.3V程度
の電源を使用するようになることが予測されるに至って
いる。
増々上昇してきている。このことは、MOSトランジス
タのしきい値電圧vthの変動やパンチスルー等の発生
や、素子の性能や信頼性に重大な影響を及ぼすことから
、たとえば、0.5μm以下の微細化素子にあっては、
5v電源で動作させることが困難となり、3.3V程度
の電源を使用するようになることが予測されるに至って
いる。
しかし、現状においては、一般の電子回路は依然として
5Vの標準電源が用いられていることから、半導体集積
回路としては5■の電圧を入力させ、内部でそれより低
い電圧を発生させる内部回路を動作させることが必要と
なってくる。
5Vの標準電源が用いられていることから、半導体集積
回路としては5■の電圧を入力させ、内部でそれより低
い電圧を発生させる内部回路を動作させることが必要と
なってくる。
第12図は、このような内部電圧発生回路を内蔵した従
来の半導体集積回路の一例を示した構成図である。同図
において、1200は半導体チップ、1201はNPN
トランジスタ(以下、NPNと称す)。1202はNP
Nの寄生コレクタ抵抗、1203は外部電源入力端子、
1204は抵抗R1,R,からなる電圧検出手段、12
05は増幅器1206は基準電圧発生器、1207はP
チヤンネルMOSトランジスタ(以下PMO8と略す)
MlとNチャンネルMoSトランジスタ(以下NMO8
と略す)M2から成る内部回路、Cwは内部配線による
容量または、内部で形成された容量である。
来の半導体集積回路の一例を示した構成図である。同図
において、1200は半導体チップ、1201はNPN
トランジスタ(以下、NPNと称す)。1202はNP
Nの寄生コレクタ抵抗、1203は外部電源入力端子、
1204は抵抗R1,R,からなる電圧検出手段、12
05は増幅器1206は基準電圧発生器、1207はP
チヤンネルMOSトランジスタ(以下PMO8と略す)
MlとNチャンネルMoSトランジスタ(以下NMO8
と略す)M2から成る内部回路、Cwは内部配線による
容量または、内部で形成された容量である。
この回路は基準電圧発生器1206の出力と電圧検出手
段1204の出力を比較し、増幅器1205の出力でN
PNI 201のベース電位を制御することにより、V
out≠VREFの出力電圧を得るものである。
段1204の出力を比較し、増幅器1205の出力でN
PNI 201のベース電位を制御することにより、V
out≠VREFの出力電圧を得るものである。
第13図は第12図の回路(7)NPNとPMO8゜N
MO8の断面構造を示す。図において、1300はN型
半導体基板、1301.1302はP型ウェルであり、
NPNはN型基板1300をコレクタ、P型ウェル13
01をベース、N生鉱散層1303をエミッタどして形
成され、N生鉱散層1304、P生鉱散M1305が夫
々、コレクタ、ベース電極となる。、LaO2,130
7はNPNのコレクタ寄生抵抗であり、第12図の抵抗
1202に相当する。
MO8の断面構造を示す。図において、1300はN型
半導体基板、1301.1302はP型ウェルであり、
NPNはN型基板1300をコレクタ、P型ウェル13
01をベース、N生鉱散層1303をエミッタどして形
成され、N生鉱散層1304、P生鉱散M1305が夫
々、コレクタ、ベース電極となる。、LaO2,130
7はNPNのコレクタ寄生抵抗であり、第12図の抵抗
1202に相当する。
PMO8はP生鉱散層1308.1309を夫々ソース
、およびドレイン電極、ポリシリコン1310をゲート
電極として形成される。また、NMO8はP型ウェル1
302を基板とし、N生鉱散層1311.1312を夫
々ドレイン、ソース電極、ポリシリコン1313をゲー
ト電極として形成される。
、およびドレイン電極、ポリシリコン1310をゲート
電極として形成される。また、NMO8はP型ウェル1
302を基板とし、N生鉱散層1311.1312を夫
々ドレイン、ソース電極、ポリシリコン1313をゲー
ト電極として形成される。
また、第14図は内部電圧発生回路を内蔵した従来の半
導体集積回路の他の一例を示した構成図である。同図に
おいて、1400は半導体チップ、1401はPNPト
ランジスタ(以下P U Pと称す)、14.02はP
NPの寄生コレクタ抵抗、1403は外部電源入力端子
、1404は抵抗R1゜R2からなる電圧検出手段、]
−405は増幅器、1406は基準電圧発生器、140
7はPMO8Ml、NMO8M2からなる内部回路、C
wは内部配線による容量又は内部で形成された容量であ
る。
導体集積回路の他の一例を示した構成図である。同図に
おいて、1400は半導体チップ、1401はPNPト
ランジスタ(以下P U Pと称す)、14.02はP
NPの寄生コレクタ抵抗、1403は外部電源入力端子
、1404は抵抗R1゜R2からなる電圧検出手段、]
−405は増幅器、1406は基準電圧発生器、140
7はPMO8Ml、NMO8M2からなる内部回路、C
wは内部配線による容量又は内部で形成された容量であ
る。
この回路は基準電圧発生器1406の出力と電圧検出手
段1404の出力を比較し、増幅器14O5の出力でP
NP1405のベース電位を制御することにより、V
out 4 V REFの出力電圧を得るものである。
段1404の出力を比較し、増幅器14O5の出力でP
NP1405のベース電位を制御することにより、V
out 4 V REFの出力電圧を得るものである。
第15図は第14図の回路のPNPとPMO8゜NMO
8の断面構造を示す。図において、1.500はP型半
導体基板、1501,1.502はN型ウェルであり、
PNPはP型基板1500をコレクタ、N型ウェル15
01をベース、P生鉱散層1503をエミッタとして形
成され、P生鉱散層1504、N生鉱散!1505が夫
々、コレクタ、ベース電極とからなる。1506.15
07はPNPのコレクタ寄生抵抗であり、第14図の抵
抗]402に相当する。
8の断面構造を示す。図において、1.500はP型半
導体基板、1501,1.502はN型ウェルであり、
PNPはP型基板1500をコレクタ、N型ウェル15
01をベース、P生鉱散層1503をエミッタとして形
成され、P生鉱散層1504、N生鉱散!1505が夫
々、コレクタ、ベース電極とからなる。1506.15
07はPNPのコレクタ寄生抵抗であり、第14図の抵
抗]402に相当する。
NMO8はN生鉱散層1508.1509を夫々ソース
およびドレイン電極、ポリシリコン1510をゲート電
極として形成される。また、PMO8はN型ウェル15
02を基板とし、P生鉱散層1511.1512を夫々
トレインおよびソース電極、ポリシリコン1513をゲ
ート電極として形成される。
およびドレイン電極、ポリシリコン1510をゲート電
極として形成される。また、PMO8はN型ウェル15
02を基板とし、P生鉱散層1511.1512を夫々
トレインおよびソース電極、ポリシリコン1513をゲ
ート電極として形成される。
そして、このように半導体集積回路に内蔵される内部電
圧発生回路としては、少なくとも以下の条件が要求され
る。
圧発生回路としては、少なくとも以下の条件が要求され
る。
1)半導体基板を電g電流の通路としないこと。
けだし、電源電流が半導体基板を流れることにより、基
板電位が揺動し、ラッチアップを引き起したり、内部回
路への無用の結合を起したりするからである。
板電位が揺動し、ラッチアップを引き起したり、内部回
路への無用の結合を起したりするからである。
2)内部電圧発生回路が所定の負荷電流を供給した場合
、外部電源電圧との差が過大にならないこと。
、外部電源電圧との差が過大にならないこと。
けだし、内部電圧をたとえば3.3vとした場合、5v
の外部電源を使用するには、1.7■の電圧降下しか許
在れないことになる。そうしなければ5vより高い非標
準の電源装置が必要となるからである。
の外部電源を使用するには、1.7■の電圧降下しか許
在れないことになる。そうしなければ5vより高い非標
準の電源装置が必要となるからである。
3)内部電圧発生回路の出力に負荷となる内部回路のス
イッチング等によって、ノイズが重畳した場合、その雑
音を効果的に除去できろこと。
イッチング等によって、ノイズが重畳した場合、その雑
音を効果的に除去できろこと。
けだし、素子の微細化、高性能化により、内部回路のス
イッチング速度が向上し、電源に重畳するスイッチング
ノイズも大きくなるからである。
イッチング速度が向上し、電源に重畳するスイッチング
ノイズも大きくなるからである。
一方、電源電圧の低下により内部回路のノイズマージン
は少なくなるため、電源ノイズを効果的に除去すること
が不可欠だからである。
は少なくなるため、電源ノイズを効果的に除去すること
が不可欠だからである。
このようなことから明らかとなるように、第13図に示
す構成にあっては、まず、外部電源VINから内部電源
Voutへの電源電流通路が、N型半導体基板1300
にて形成されてしまうものである。
す構成にあっては、まず、外部電源VINから内部電源
Voutへの電源電流通路が、N型半導体基板1300
にて形成されてしまうものである。
また、通常半導体基板1300は低濃度であるため、コ
レクタ寄生抵抗1”C□1r+4が大きくなってしまう
ことにある。このコレクタ寄生抵抗rcl。
レクタ寄生抵抗1”C□1r+4が大きくなってしまう
ことにある。このコレクタ寄生抵抗rcl。
re2は以下の理由で所定値以下に抑えるのが望ましい
。すなわち、VINを外部電源入力、Voutを内部電
源出力とした電圧降下部のモデルを第16図に示す。こ
の場合において、NPN トランジスタ1601を活性
状態(非飽和動作領域)に維持させる条件は、 VIN≧Vout+BBE+ IL ・ reとなり、
負荷電流ILに対する外部電源VrNの下限値の関係を
、コレクタ寄生抵抗rcをパラメータとして、表わした
のが第17図である。同図から、たとえば、外部電源v
In=5v、内部電源Vout= 3 、3 Vのとき
、負荷電流I+、を100mA流すためにはコレクタ寄
生抵抗rcを10Ω以下にする必要がある。
。すなわち、VINを外部電源入力、Voutを内部電
源出力とした電圧降下部のモデルを第16図に示す。こ
の場合において、NPN トランジスタ1601を活性
状態(非飽和動作領域)に維持させる条件は、 VIN≧Vout+BBE+ IL ・ reとなり、
負荷電流ILに対する外部電源VrNの下限値の関係を
、コレクタ寄生抵抗rcをパラメータとして、表わした
のが第17図である。同図から、たとえば、外部電源v
In=5v、内部電源Vout= 3 、3 Vのとき
、負荷電流I+、を100mA流すためにはコレクタ寄
生抵抗rcを10Ω以下にする必要がある。
このようなことは第14図に示す構成にても同様なこと
がいえる。
がいえる。
それ故、本発明は、このような事情に基づいてなされた
ものであり、ラッチアップを引き起したり、内部回路へ
の無用な結合を起こすことを防止した半導体集積回路を
提供することを目的とするものである。
ものであり、ラッチアップを引き起したり、内部回路へ
の無用な結合を起こすことを防止した半導体集積回路を
提供することを目的とするものである。
また、内部電源の電圧制御やオン・オフ制御等を可能と
した半導体集積回路を提供することを目的とするもので
ある。
した半導体集積回路を提供することを目的とするもので
ある。
このような課題を解決するために、本発明は。
外部供給電源電圧より低い内部電圧を発生させて内部回
路の電源として使用する内部電圧発生手段を備えてなる
半導体集積回路において、前記内部電圧発生手段は、P
型半導体基板に形成されたNPNトランジスタと、N型
の島に形成されたPMOSトランジスタとから構成され
、前記NPNトランジスタのコレクタと前記PMO8+
−ランジスタのソースとを外部供給電源端子とし、前記
PMOSトランジスタのドレインが前記NPNトランジ
スタのベースに接続されているとともにそのゲートを制
御信号端子とし、かつ、前記NPNトランジスタのエミ
ッタを内部電源出力端子とするとともに、前記外部電源
入力端子と内部電源出力端子を流れる電流通路をN型層
として形成してなるものである。
路の電源として使用する内部電圧発生手段を備えてなる
半導体集積回路において、前記内部電圧発生手段は、P
型半導体基板に形成されたNPNトランジスタと、N型
の島に形成されたPMOSトランジスタとから構成され
、前記NPNトランジスタのコレクタと前記PMO8+
−ランジスタのソースとを外部供給電源端子とし、前記
PMOSトランジスタのドレインが前記NPNトランジ
スタのベースに接続されているとともにそのゲートを制
御信号端子とし、かつ、前記NPNトランジスタのエミ
ッタを内部電源出力端子とするとともに、前記外部電源
入力端子と内部電源出力端子を流れる電流通路をN型層
として形成してなるものである。
さらに、上述した基本的構成において、内部電圧発生回
路の出力を、半導体集積回路外の外部ピンに導出させる
ようにしたものである。
路の出力を、半導体集積回路外の外部ピンに導出させる
ようにしたものである。
さらに、上述した基本的構成において、内部電源と基準
電位間に外部制御信号によりオン・オフ制御されるスイ
ッチング手段を設け、該スイッチング手段がオンのとき
、内部電源電位を基準電位、またはそれに近い電位にス
イッチするようにしたものである。
電位間に外部制御信号によりオン・オフ制御されるスイ
ッチング手段を設け、該スイッチング手段がオンのとき
、内部電源電位を基準電位、またはそれに近い電位にス
イッチするようにしたものである。
〔作用〕
このように構成した半導体集積回路は、その主要部とな
る内部電圧発生回路を構成するNPNトランジスタとP
MOSトランジスタとがそれぞれN型の島に形成されて
いるため、電源電流の通路は該N型の島に限定できる。
る内部電圧発生回路を構成するNPNトランジスタとP
MOSトランジスタとがそれぞれN型の島に形成されて
いるため、電源電流の通路は該N型の島に限定できる。
また、前記NPNトランジスタにベース電流髪供給する
PMoSトランジスタは、ソースに外部電源入力、ゲー
トにオン・オフ制御信号が供給されるため、内部電源の
電圧制御機能やオン・オフ制御機能などを行うことがで
きるようになる。
PMoSトランジスタは、ソースに外部電源入力、ゲー
トにオン・オフ制御信号が供給されるため、内部電源の
電圧制御機能やオン・オフ制御機能などを行うことがで
きるようになる。
そして、内部電圧発生回路の出力を外部ピンに導出させ
た構成とすることにより、外部バイパスコンデンサの付
加による内部電源ノイズ除去ができるばかりでなく、内
部電源電圧の状態監視や他の半導体集積回路への給電等
が可能となる。
た構成とすることにより、外部バイパスコンデンサの付
加による内部電源ノイズ除去ができるばかりでなく、内
部電源電圧の状態監視や他の半導体集積回路への給電等
が可能となる。
さらに、内部電圧発生回路の出力をリセットする回路を
備えることにより、複数個の半導体集積回路の電源のオ
ン・オフの順序を制御する電源シーケンス制御等が可能
となる。
備えることにより、複数個の半導体集積回路の電源のオ
ン・オフの順序を制御する電源シーケンス制御等が可能
となる。
第1図に本発明による半導体集積回路の第1の実施例を
示す。同図において、100は集積回路チップ、]、0
1はコレクタが外部電源111、エミッタが内部電源出
力140に接続されたNPNトランジスタ、102はソ
ースが外部電源112、ゲートが制御信号113、ドレ
インがNPNトランジスタ101のベースに接続された
PMOSトランジスタ103はソースが外部電源114
、ゲートが制御信号115、ドレインがNPNトランジ
スタ101のベースに接続されたPMOSトランジスタ
、104,105はNPNトランジスタ101のベース
と基準電位Vss間に直列接続されたNMOSトランジ
スタで、夫々のゲートは制御信号113と115に接続
されている。120は内部電源出力140を低電位にス
イッチするりセット回路であり、コレクタが内部電源出
力14. O、エミッタが基準電位Vssに接続された
NPNI−ランジスタ121とドレインおよびソースが
NPNトランジスタ121のコレクタとベースに接続さ
れ、ゲートがリセット制御信号116に接続されたNM
OSトランジスタと、NPN トランジスタ121のベ
ース、エミッタ間に接続された抵抗123から成ってい
る。130は、内部電源出力140を電源として動作す
る内部回路であり、PMOSトランジスタ131、NM
OSトランジスタ132から成るインバータ回路の例が
示されている。
示す。同図において、100は集積回路チップ、]、0
1はコレクタが外部電源111、エミッタが内部電源出
力140に接続されたNPNトランジスタ、102はソ
ースが外部電源112、ゲートが制御信号113、ドレ
インがNPNトランジスタ101のベースに接続された
PMOSトランジスタ103はソースが外部電源114
、ゲートが制御信号115、ドレインがNPNトランジ
スタ101のベースに接続されたPMOSトランジスタ
、104,105はNPNトランジスタ101のベース
と基準電位Vss間に直列接続されたNMOSトランジ
スタで、夫々のゲートは制御信号113と115に接続
されている。120は内部電源出力140を低電位にス
イッチするりセット回路であり、コレクタが内部電源出
力14. O、エミッタが基準電位Vssに接続された
NPNI−ランジスタ121とドレインおよびソースが
NPNトランジスタ121のコレクタとベースに接続さ
れ、ゲートがリセット制御信号116に接続されたNM
OSトランジスタと、NPN トランジスタ121のベ
ース、エミッタ間に接続された抵抗123から成ってい
る。130は、内部電源出力140を電源として動作す
る内部回路であり、PMOSトランジスタ131、NM
OSトランジスタ132から成るインバータ回路の例が
示されている。
次に、この回路の動作を説明する。いま、端子111.
112,114に第1、第2、第3の電圧が与えられて
いて、制御信号115はII I I+レベルリセット
制御信号116は“0”レベルとする。このとき、制御
信号113が“O”レベルになるとPMOSトランジス
タ102がオンして、NPNトランジスタ101にベー
ス電流を供給し、NPNトランジスタ101はオンにな
る。しだが2〇− って、このとき、外部電源端子111からNPNトラン
ジスタ101を通して、内部回路130に電源電流が供
給される。この時、内部電源出力140f7)電圧Vo
utは、端子112の電圧をVtN、NPNトランジス
タ101のペースエミッタ間電圧をVBB、 P M
OS トランジスタ102のオン抵抗をrpとすると次
のようになる。
112,114に第1、第2、第3の電圧が与えられて
いて、制御信号115はII I I+レベルリセット
制御信号116は“0”レベルとする。このとき、制御
信号113が“O”レベルになるとPMOSトランジス
タ102がオンして、NPNトランジスタ101にベー
ス電流を供給し、NPNトランジスタ101はオンにな
る。しだが2〇− って、このとき、外部電源端子111からNPNトラン
ジスタ101を通して、内部回路130に電源電流が供
給される。この時、内部電源出力140f7)電圧Vo
utは、端子112の電圧をVtN、NPNトランジス
タ101のペースエミッタ間電圧をVBB、 P M
OS トランジスタ102のオン抵抗をrpとすると次
のようになる。
Vout=Vui−VBE −−Ibrp −−
(1)β ここで、β:NPNトランジスタ101の電流増幅率 工し:負荷電流 したがって、上記の第3項を十分小さくなるように設計
すると、内部電圧V outはPMOSトランジスタ1
02のソース電圧と、NPNトランジスタ101のVB
Eで決定することができる。
(1)β ここで、β:NPNトランジスタ101の電流増幅率 工し:負荷電流 したがって、上記の第3項を十分小さくなるように設計
すると、内部電圧V outはPMOSトランジスタ1
02のソース電圧と、NPNトランジスタ101のVB
Eで決定することができる。
このことは、外部ピン112の電圧を変えることにより
、集積回路チップ100の内部で任意の電圧を設定でき
ることを意味している。
、集積回路チップ100の内部で任意の電圧を設定でき
ることを意味している。
同様に、制御信号115が“02レベルでPMOSトラ
ンジスタ103がオンのときは端子114の電位で出力
Voutの電圧を設定できる。制御信号113,115
が共に“1”レベルのとき、PMOSトランジX夕10
2,103は共にオフ、NoSトランジスタ104,1
05は共にオンになり、NPNトランジスタ101のベ
ース電位はVssレベルになって、NPNトランジスタ
101はオフになる。したがって、このとき、外部電源
端子111から内部回路130への電源供給が停止され
る。このとき、内部電源の電位は負荷回路の時定数で決
まる速度で基準電位Vssまで低下する。すなわち、N
PNトランジスタ101をオフにしただけでは電源電位
の低下速度を制御することが困難である。このため12
0はこの問題を解決するための内部電圧リセット回路で
あり、リセット制御信号116をll I IIにする
とNMOSトランジスタ122、NPNトランジスタ1
21がオンになり、内部電圧レベルをVssのレベルに
高速にスイッチする。
ンジスタ103がオンのときは端子114の電位で出力
Voutの電圧を設定できる。制御信号113,115
が共に“1”レベルのとき、PMOSトランジX夕10
2,103は共にオフ、NoSトランジスタ104,1
05は共にオンになり、NPNトランジスタ101のベ
ース電位はVssレベルになって、NPNトランジスタ
101はオフになる。したがって、このとき、外部電源
端子111から内部回路130への電源供給が停止され
る。このとき、内部電源の電位は負荷回路の時定数で決
まる速度で基準電位Vssまで低下する。すなわち、N
PNトランジスタ101をオフにしただけでは電源電位
の低下速度を制御することが困難である。このため12
0はこの問題を解決するための内部電圧リセット回路で
あり、リセット制御信号116をll I IIにする
とNMOSトランジスタ122、NPNトランジスタ1
21がオンになり、内部電圧レベルをVssのレベルに
高速にスイッチする。
端子110は内部電圧と集積回路チップの外部に引出す
ために設けており、この端子を設けることにより、内部
電源の雑音除去や外部からの内部電源状態の監視、制御
を始めとする様々な応用をすることができる。
ために設けており、この端子を設けることにより、内部
電源の雑音除去や外部からの内部電源状態の監視、制御
を始めとする様々な応用をすることができる。
第2図は第1図の発明の主要部を構成するNPNトラン
ジスタ10]−1PMO8+−ランジスタ102、NM
O8I−ランジスタ104のデバイス断面構造を示す。
ジスタ10]−1PMO8+−ランジスタ102、NM
O8I−ランジスタ104のデバイス断面構造を示す。
同図において、201はP型半導体基板であり、N十埋
込層202,203を有するN型ウェル204,205
が形成される。NPNI−ランジスタ101はN型ウェ
ル205をコレクタ、P型拡散層206をベース、N生
鉱散層207をエミッタ電極として形成され、ベース電
極はP生鉱散層208から取出される。コレクタ電極は
N生鉱散層209から取出され、さらに、N+コレクタ
電極209とN十埋込み層203を連結するN4の深い
拡散層210が形成される。
込層202,203を有するN型ウェル204,205
が形成される。NPNI−ランジスタ101はN型ウェ
ル205をコレクタ、P型拡散層206をベース、N生
鉱散層207をエミッタ電極として形成され、ベース電
極はP生鉱散層208から取出される。コレクタ電極は
N生鉱散層209から取出され、さらに、N+コレクタ
電極209とN十埋込み層203を連結するN4の深い
拡散層210が形成される。
N十埋込み層203とN生鉱散層210はコレクタ寄生
抵抗を小さくするために必要である。また、コレクタは
P型の半導体基板201から電気的に分離されている。
抵抗を小さくするために必要である。また、コレクタは
P型の半導体基板201から電気的に分離されている。
PMO8)−ランジスタ102はP生鉱散層211をソ
ース、ポリシリコン212をゲート、P生鉱散層213
をドレインとして形成され、PMOSトランジスタ10
2の基板となるN型ウェル204はN生鉱散層214を
通して外部電源111に接続される。NMOSトランジ
スタ104はN生鉱散層215をドレイン、ポリシリコ
ン216をゲート、N生鉱散M217をソースとして形
成される。なお、NMOSトランジスタ104の基板は
チップの基板201と共通であり、P生鉱散層218を
通して基準電位Vssに接続される。
ース、ポリシリコン212をゲート、P生鉱散層213
をドレインとして形成され、PMOSトランジスタ10
2の基板となるN型ウェル204はN生鉱散層214を
通して外部電源111に接続される。NMOSトランジ
スタ104はN生鉱散層215をドレイン、ポリシリコ
ン216をゲート、N生鉱散M217をソースとして形
成される。なお、NMOSトランジスタ104の基板は
チップの基板201と共通であり、P生鉱散層218を
通して基準電位Vssに接続される。
第3図は本発明による半導体集積回路の第2の実施例を
示す。同図において、300は半導体チップ、301は
コレクタが外部電源端子311エミツタが内部電源出力
320に接続されたNPNトランジスタ、302はコレ
クタとエミッタが夫々NPNトランジスタ301のコレ
クタおよびベースに接続されたNPNトランジスタ、3
03はソースが外部電源端子312に、ゲートが制御信
一24= 最端子313に、ドレインがNPN302のベースに接
続されたPMOSトランジスタ、304゜305は夫々
のドレインがNPNトランジスタ302のベースとNP
Nトランジスタ301のベースに接続され、ゲートが制
御信号端子313に共通接続され、夫々のソースが基準
電位に接続されたNMOSトランジスタである。306
は内部回路、307は電圧リセット回路、314はリセ
ット信号端子である。また、310は内部電源出力を半
導体チップの外部に導出するための端子である。
示す。同図において、300は半導体チップ、301は
コレクタが外部電源端子311エミツタが内部電源出力
320に接続されたNPNトランジスタ、302はコレ
クタとエミッタが夫々NPNトランジスタ301のコレ
クタおよびベースに接続されたNPNトランジスタ、3
03はソースが外部電源端子312に、ゲートが制御信
一24= 最端子313に、ドレインがNPN302のベースに接
続されたPMOSトランジスタ、304゜305は夫々
のドレインがNPNトランジスタ302のベースとNP
Nトランジスタ301のベースに接続され、ゲートが制
御信号端子313に共通接続され、夫々のソースが基準
電位に接続されたNMOSトランジスタである。306
は内部回路、307は電圧リセット回路、314はリセ
ット信号端子である。また、310は内部電源出力を半
導体チップの外部に導出するための端子である。
次に、この回路の動作を説明する。いま、端子311.
312に第1.第2の電源が印加されていて、リセット
信号3]−4をx′Ortレベルとする。
312に第1.第2の電源が印加されていて、リセット
信号3]−4をx′Ortレベルとする。
このとき、制御信号313がII OI+レベルになる
とPMOSトランジスタ303がオンして、NPNトラ
ンジスタ302にベース電流を供給し、NPNトランジ
スタ302がオンになり、NPNトランジスタ301も
オンになる。したがって、このとき外部電源311から
NPNI−ランジスタ301を通して内部回路306に
電源電流が供給される。このとき、内部電源出力320
の電圧Voutは端子312の電圧をVui、NPNト
ランジスタ301.302(7)ペースエミッタ間電圧
をV Bp、 rPMOSトランジスタ303のオン抵
抗をrpとすると次のようになる。
とPMOSトランジスタ303がオンして、NPNトラ
ンジスタ302にベース電流を供給し、NPNトランジ
スタ302がオンになり、NPNトランジスタ301も
オンになる。したがって、このとき外部電源311から
NPNI−ランジスタ301を通して内部回路306に
電源電流が供給される。このとき、内部電源出力320
の電圧Voutは端子312の電圧をVui、NPNト
ランジスタ301.302(7)ペースエミッタ間電圧
をV Bp、 rPMOSトランジスタ303のオン抵
抗をrpとすると次のようになる。
Vout=VxN−2VBE−−Ibrp −−
(2)β2 ここで、 β :NPNトランジスタ301゜302
の電流増幅率 IL=負荷電流 したがって、上式の第3項を十分小さくなるように設計
すると、内部電圧VoutはPMOSトランジスタ30
2のソース電圧と、NPNt−ランジスタ301,30
2のベース、エミッタ間電圧で決定することができる。
(2)β2 ここで、 β :NPNトランジスタ301゜302
の電流増幅率 IL=負荷電流 したがって、上式の第3項を十分小さくなるように設計
すると、内部電圧VoutはPMOSトランジスタ30
2のソース電圧と、NPNt−ランジスタ301,30
2のベース、エミッタ間電圧で決定することができる。
たとえば、VIN=5VでVBE= 0 、8 Vとす
ると、Vout弁3 、4 V トなる。
ると、Vout弁3 、4 V トなる。
制御信号313が“1”レベルになると、PMOSトラ
ンジスタ303がオフになり、NMOSトランジスタ3
04.、.305はオンになる。したかって、NPNト
ランジスタ301,302もオフになって、外部電源端
子311から内部回路306への電源供給が停止される
。307は第2図の120に相当するものであり、リセ
ット信号314を“1”レベルにすると内部電圧320
のレベルをVssのレベルに高速にスイッチする電圧リ
セット回路である。110は内部電圧を集積回路チップ
の外部に導出するための端子である。
ンジスタ303がオフになり、NMOSトランジスタ3
04.、.305はオンになる。したかって、NPNト
ランジスタ301,302もオフになって、外部電源端
子311から内部回路306への電源供給が停止される
。307は第2図の120に相当するものであり、リセ
ット信号314を“1”レベルにすると内部電圧320
のレベルをVssのレベルに高速にスイッチする電圧リ
セット回路である。110は内部電圧を集積回路チップ
の外部に導出するための端子である。
第4図に本発明による半導体集積回路の第3の実施例を
示す。同図において、400は半導体チップ、4.01
,402,4.03は例えば第1図。
示す。同図において、400は半導体チップ、4.01
,402,4.03は例えば第1図。
第3図に示すような内部電圧発生回路であり、端子41
0からの外部電源をVcとvclに入力し、■りから同
じ電圧の4.21,422,423を出力する。また、
これらの出力は内部で共通接続されており、内部回路4
.07,4.08,409に供給される。401〜40
3のC□はオン、オフ制御端子であり、本実施例ではV
ssに接続して401〜4.03を常に活性の状態にし
ているが、特に限定されるものでなく、外部ピンに引き
出してオン、オフコントロールを行ってもよい。4−0
4〜406は例えば第1図の120で示した電圧リセッ
ト回路であり、リセット信号端子のレベルによって、オ
ン又はオフの動作をする。これらがオンのとき、401
〜403の出力■0はVssレベルにスイッチされ、オ
フのとき、401〜403の出力は入力電源電圧410
より低い一定の電圧を出力し、内部回路407〜409
に供給する。412は内部電圧を半導体チップの外部に
導出するための端子である。内部の電源には内部回路4
07〜409のスイッチングによって高周波雑音が発生
するが、低電圧動作の微細化デバイスはノイズマージン
が低下しているため、誤動作のない安全動作のために電
源雑音を効果的に除去することは不可欠である。高周波
雑音を除去するには電源とVss間にバイパスコンデン
サを挿入することが有効であるが、従来の内部電圧発生
回路を含む半導体集積回路では、チップの内部に大容量
のコンデンサを組込むことは占有面積の点で不可能なた
め、電源ノイズの除去にはほとんど無力であった。
0からの外部電源をVcとvclに入力し、■りから同
じ電圧の4.21,422,423を出力する。また、
これらの出力は内部で共通接続されており、内部回路4
.07,4.08,409に供給される。401〜40
3のC□はオン、オフ制御端子であり、本実施例ではV
ssに接続して401〜4.03を常に活性の状態にし
ているが、特に限定されるものでなく、外部ピンに引き
出してオン、オフコントロールを行ってもよい。4−0
4〜406は例えば第1図の120で示した電圧リセッ
ト回路であり、リセット信号端子のレベルによって、オ
ン又はオフの動作をする。これらがオンのとき、401
〜403の出力■0はVssレベルにスイッチされ、オ
フのとき、401〜403の出力は入力電源電圧410
より低い一定の電圧を出力し、内部回路407〜409
に供給する。412は内部電圧を半導体チップの外部に
導出するための端子である。内部の電源には内部回路4
07〜409のスイッチングによって高周波雑音が発生
するが、低電圧動作の微細化デバイスはノイズマージン
が低下しているため、誤動作のない安全動作のために電
源雑音を効果的に除去することは不可欠である。高周波
雑音を除去するには電源とVss間にバイパスコンデン
サを挿入することが有効であるが、従来の内部電圧発生
回路を含む半導体集積回路では、チップの内部に大容量
のコンデンサを組込むことは占有面積の点で不可能なた
め、電源ノイズの除去にはほとんど無力であった。
しかし、本実施例では、この問題を解決する目的および
他の目的のために、内部電圧発生回路の出力を外部端子
412に導出している。413は端子412とGND間
に接続されたバイパスコンデンサである。このように、
バイパスコンデンサを外付けできるため、内部電源の雑
音に応じてバイパスコンデンサ412の容量を自在に選
択できるため、内部電源ノイズを効果的に除去できる。
他の目的のために、内部電圧発生回路の出力を外部端子
412に導出している。413は端子412とGND間
に接続されたバイパスコンデンサである。このように、
バイパスコンデンサを外付けできるため、内部電源の雑
音に応じてバイパスコンデンサ412の容量を自在に選
択できるため、内部電源ノイズを効果的に除去できる。
したがって、内部回路407〜409は雑音に影響され
ない高信頼性動作を行うことができる。
ない高信頼性動作を行うことができる。
また、本実施例では複数の内部電圧発生回路401〜4
03の出力同志が共通接続されているため、夫々に出力
電圧にバラツキがあっても、内部回路07〜409は常
に同一電源電圧の下で動作することができる。したがっ
て、電源電圧のバラツキによる内部回路間の動作速度の
バラツキがなくなる。また、回路間の電源電圧の不一致
はCMOSトランジスタ回路のラッチアップの重大要因
の一つであるが、この問題も解消することができるよう
になる。
03の出力同志が共通接続されているため、夫々に出力
電圧にバラツキがあっても、内部回路07〜409は常
に同一電源電圧の下で動作することができる。したがっ
て、電源電圧のバラツキによる内部回路間の動作速度の
バラツキがなくなる。また、回路間の電源電圧の不一致
はCMOSトランジスタ回路のラッチアップの重大要因
の一つであるが、この問題も解消することができるよう
になる。
第5図に本発明による半導体集積回路の第4の実施例を
示す。同図において、501〜503は夫々集積回路チ
ップであり、外部電源510の入力端子521〜523
.基準電位端子531〜533、内部電圧出力端子54
1〜543を有し、内部に夫々、内部電圧発生回路50
4〜506を有し、夫々の内部回路507〜509に電
源を供給している。
示す。同図において、501〜503は夫々集積回路チ
ップであり、外部電源510の入力端子521〜523
.基準電位端子531〜533、内部電圧出力端子54
1〜543を有し、内部に夫々、内部電圧発生回路50
4〜506を有し、夫々の内部回路507〜509に電
源を供給している。
本実施例では、夫々の内部電圧発生回路504〜506
は夫々の内部回路507〜509に電源を供給すると共
に、外部端子541〜543に取り出され、外部配線5
11で共通に接続されている。これにより、複数の半導
体チップの内部回路507〜509は全く同一の電源条
件で動作できる利点がある。また、夫々の内部回路の電
源電流は時々刻々に変化しているが、本実施例によると
、あるチップの電源電流が増大したとき、他のチップか
らの電源電流を融通できるという利点もある。
は夫々の内部回路507〜509に電源を供給すると共
に、外部端子541〜543に取り出され、外部配線5
11で共通に接続されている。これにより、複数の半導
体チップの内部回路507〜509は全く同一の電源条
件で動作できる利点がある。また、夫々の内部回路の電
源電流は時々刻々に変化しているが、本実施例によると
、あるチップの電源電流が増大したとき、他のチップか
らの電源電流を融通できるという利点もある。
なお、541〜543の夫々の端子と基準電位間に接続
された513〜515のコンデンサは、高周波雑音除去
用のバイパスコンデンサである。
された513〜515のコンデンサは、高周波雑音除去
用のバイパスコンデンサである。
第6図は本発明による半導体集積回路の第5の実施例を
示す。同図において、600〜602は半導体デツプで
あり、夫々603〜605の内部回路を含んでいる。半
導体チップ600には内部電圧発生回路610を含み、
その出力は内部回路603に供給されると共に端子62
1に導出される。内部電圧発生回路6]0は端子614
から外部電源を入力し、特に制限されないがオン、オフ
制御信号620により、動作が制御される。内部電圧発
生回路の出力は端子621から導出され、外部配線63
3により、他の半導体チップ601゜602の電源とし
て供給される。なお、61」〜613は基準電位用端子
であり、622は雑音除去用のバイパスコンデンサであ
る。本実施例によると、半導体チップ601,602は
内部電圧発生回路を内蔵する必要がないため、その分、
内部回路の集積度を高められる利点がある。
示す。同図において、600〜602は半導体デツプで
あり、夫々603〜605の内部回路を含んでいる。半
導体チップ600には内部電圧発生回路610を含み、
その出力は内部回路603に供給されると共に端子62
1に導出される。内部電圧発生回路6]0は端子614
から外部電源を入力し、特に制限されないがオン、オフ
制御信号620により、動作が制御される。内部電圧発
生回路の出力は端子621から導出され、外部配線63
3により、他の半導体チップ601゜602の電源とし
て供給される。なお、61」〜613は基準電位用端子
であり、622は雑音除去用のバイパスコンデンサであ
る。本実施例によると、半導体チップ601,602は
内部電圧発生回路を内蔵する必要がないため、その分、
内部回路の集積度を高められる利点がある。
第7図は本発明による半導体集積回路の第6の実施例を
示す。同図においで、700は集積回路チップ、701
はコレクタが外部電源端子710゜エミッタが内部回路
704用の内部電圧出力となるN P N l−ランジ
スタ、702はソースが外部電源端子711に、ゲート
が制御信号712に、トレインがNPNトランジスタ7
01のベースに接続されたPMOSトランジスタ、70
3はドレインがNPNトランジスタ701のベースに、
ゲートが制御信号7]2に、ソースが基準電位に接続さ
れたNMOSトランジスタである。また、720は外部
に設けられた安定化電源であり、その出力が半導体チッ
プ700の外部電源端子711に接続される。さらに、
端子713に導出された内部電源出力は安定化電源72
0に帰還されており、安定化電源720はその電圧をモ
ニタすることにより、それが所定の電圧になるように端
子711への出力電圧を制御する。なお、714は高周
波雑音除去用のバイパスコンデンサである。
示す。同図においで、700は集積回路チップ、701
はコレクタが外部電源端子710゜エミッタが内部回路
704用の内部電圧出力となるN P N l−ランジ
スタ、702はソースが外部電源端子711に、ゲート
が制御信号712に、トレインがNPNトランジスタ7
01のベースに接続されたPMOSトランジスタ、70
3はドレインがNPNトランジスタ701のベースに、
ゲートが制御信号7]2に、ソースが基準電位に接続さ
れたNMOSトランジスタである。また、720は外部
に設けられた安定化電源であり、その出力が半導体チッ
プ700の外部電源端子711に接続される。さらに、
端子713に導出された内部電源出力は安定化電源72
0に帰還されており、安定化電源720はその電圧をモ
ニタすることにより、それが所定の電圧になるように端
子711への出力電圧を制御する。なお、714は高周
波雑音除去用のバイパスコンデンサである。
本実施例によると高周波の電源雑音はバイパスコンデン
サ714によって除去され、ゆっくりした変動の内部電
圧は外部安定化電源の出力電位を3〕 制御することにより補償できるので、内部回路704に
より質のよい電源を供給できる利点がある。
サ714によって除去され、ゆっくりした変動の内部電
圧は外部安定化電源の出力電位を3〕 制御することにより補償できるので、内部回路704に
より質のよい電源を供給できる利点がある。
第8図は本発明による半導体集積回路の第7の実施例を
示す。同図において、801,802は内部電圧発生回
路であり、夫々の出力を内部回路803.804に供給
するようになっている。810は外部電源端子、811
は基準電位端子、812は内部電圧発生回路802の外
部への導出端子である。端子812と基準電位間にダイ
オードと外部電源830が接続される。また、840は
端子812と基準電位間に接続されたバイパスコンデン
サである。
示す。同図において、801,802は内部電圧発生回
路であり、夫々の出力を内部回路803.804に供給
するようになっている。810は外部電源端子、811
は基準電位端子、812は内部電圧発生回路802の外
部への導出端子である。端子812と基準電位間にダイ
オードと外部電源830が接続される。また、840は
端子812と基準電位間に接続されたバイパスコンデン
サである。
本実施例によると、端子812が外部電源830からの
電源供給端子をも兼ねられる利点があり、特に制限され
ないが、メモリ素子からなる内部回路804の電源電圧
が所定値以下になったとき、外部電源830から電源が
供給され、記憶内容を保存することができる。
電源供給端子をも兼ねられる利点があり、特に制限され
ないが、メモリ素子からなる内部回路804の電源電圧
が所定値以下になったとき、外部電源830から電源が
供給され、記憶内容を保存することができる。
第9図に本発明による半導体集積回路の第8の実施例を
示す。同図において、900はタイミング制御回路、9
01〜903は集積回路チップであり、夫々内部電圧発
生回路911,921,931と内部回路941〜94
3を有している。901〜903には外部電源Vcc、
基準電位Vssが接続され、タイミング制御回路からオ
ン、オフ制御信号01〜C1が入力される。また、90
1〜903は制御線961とデータ線962により結合
されている。
示す。同図において、900はタイミング制御回路、9
01〜903は集積回路チップであり、夫々内部電圧発
生回路911,921,931と内部回路941〜94
3を有している。901〜903には外部電源Vcc、
基準電位Vssが接続され、タイミング制御回路からオ
ン、オフ制御信号01〜C1が入力される。また、90
1〜903は制御線961とデータ線962により結合
されている。
タイミング制御回路900は集積回路チップ901〜9
03の夫々の電源投入、遮断の順序のシーケンスを制御
するために、例えば第10図のC□〜C3に示すような
タイミング信号を発生する。
03の夫々の電源投入、遮断の順序のシーケンスを制御
するために、例えば第10図のC□〜C3に示すような
タイミング信号を発生する。
これにより、内部電源回路911..921,931の
出力電圧v1〜v3は、第10図に示すようなタイミン
グシーケンスで投入、遮断が行われる。
出力電圧v1〜v3は、第10図に示すようなタイミン
グシーケンスで投入、遮断が行われる。
本実施例によると、内部電圧発生回路911゜921.
931自身がオン、オフの制御機能を有しているため、
複数の集積回路チップ間の電源投入、遮断のシーケンス
を外部タイミング制御回路により自在にできる利点があ
り、システム応用上の有用な機能を提供できる。
931自身がオン、オフの制御機能を有しているため、
複数の集積回路チップ間の電源投入、遮断のシーケンス
を外部タイミング制御回路により自在にできる利点があ
り、システム応用上の有用な機能を提供できる。
第11−図(、)(b)に本発明による半導体集積回路
の第9の実施例を示す。同図において、1100は多値
情報を記憶する多値メモリセルであり、MOSトランジ
スタ110】とコンデンサ1102で構成されている。
の第9の実施例を示す。同図において、1100は多値
情報を記憶する多値メモリセルであり、MOSトランジ
スタ110】とコンデンサ1102で構成されている。
このセルの読出し動作は次のとおりである。ワード線W
L、の電位をステップ状に上昇していくと、コンデンサ
1102の電荷に応してワード線WLの所定の電位でM
OSトランジスタ1101がオンし、あらかじめ高レベ
ルにプリチャージされたピッ1〜線B Lを低レベルに
弓き下げる。これをセンス回路1103で検出し、その
出力を2値化回路1104で2値情報に変換する。とこ
ろで、この場合において、多値メモリの読出しには上述
のようにワード線WLの電位を順次ステップ状に上昇し
ていかなければならなかったため、読出し時間が非常に
遅くなるという問題がある。このため、ワード線WL、
の電位の多段切換えをいかに高速化できるかが高速読出
しの鍵となる。
L、の電位をステップ状に上昇していくと、コンデンサ
1102の電荷に応してワード線WLの所定の電位でM
OSトランジスタ1101がオンし、あらかじめ高レベ
ルにプリチャージされたピッ1〜線B Lを低レベルに
弓き下げる。これをセンス回路1103で検出し、その
出力を2値化回路1104で2値情報に変換する。とこ
ろで、この場合において、多値メモリの読出しには上述
のようにワード線WLの電位を順次ステップ状に上昇し
ていかなければならなかったため、読出し時間が非常に
遅くなるという問題がある。このため、ワード線WL、
の電位の多段切換えをいかに高速化できるかが高速読出
しの鍵となる。
それ故、1110は基準電圧発生回路であり、Vo、V
□、・・・l Vl41 Vtsの電力を発生する。こ
れらの電圧はPMOSトランジスタ1120〜1−12
5のソースに接続される。前記PMO81〜ランジスタ
1120〜1125のゲートはタイミング信号ψ。、ψ
4.・・・、ψ14.ψ1.に接続され、ドレインは共
通接続されてNPNトランジスタ1130のベースに接
続される。1130はNPNトランジスタであり、コレ
クタが電源V+にエミッタがワード線WLに接続される
。タイミング信号をψ。、ψ□、・・、ψ11.ψ1.
の順に付勢していくと、PMO8+MOSトランジスタ
1101゜1122 、・・・1124.1125が順
次オンし、NPN l−ランジスタのエミッタレコステ
ップ状の電圧が発生される。このような実施例によると
、ワード線WLはNPNトランジスタ1130のエミッ
タフォロワ回路で駆動され、ワード線WLの大きな負荷
(図示されていない)を高速に駆動できるため、多値メ
モリの高速読出しができる利点がある。また、ワード線
の電位は基準電位V。、Vl。
□、・・・l Vl41 Vtsの電力を発生する。こ
れらの電圧はPMOSトランジスタ1120〜1−12
5のソースに接続される。前記PMO81〜ランジスタ
1120〜1125のゲートはタイミング信号ψ。、ψ
4.・・・、ψ14.ψ1.に接続され、ドレインは共
通接続されてNPNトランジスタ1130のベースに接
続される。1130はNPNトランジスタであり、コレ
クタが電源V+にエミッタがワード線WLに接続される
。タイミング信号をψ。、ψ□、・・、ψ11.ψ1.
の順に付勢していくと、PMO8+MOSトランジスタ
1101゜1122 、・・・1124.1125が順
次オンし、NPN l−ランジスタのエミッタレコステ
ップ状の電圧が発生される。このような実施例によると
、ワード線WLはNPNトランジスタ1130のエミッ
タフォロワ回路で駆動され、ワード線WLの大きな負荷
(図示されていない)を高速に駆動できるため、多値メ
モリの高速読出しができる利点がある。また、ワード線
の電位は基準電位V。、Vl。
V 2 T ”’ l Vl41 V、5とNPU 1
130(7)VBEだけで決められる利点がある。
130(7)VBEだけで決められる利点がある。
なお、図中、NMOSトランジスタ1126と1127
は夫々、NPNトランジスタ1130のベースとワード
線WLの電位を制御信号Rsに従ってVssレベルにス
イッチするためのものである。
は夫々、NPNトランジスタ1130のベースとワード
線WLの電位を制御信号Rsに従ってVssレベルにス
イッチするためのものである。
以−1−説明したことから明らかなように、本発明によ
る半導体集積回路によれば、半導体基板を電源電流の通
路としない構成とすることから、ラッチアップを引き起
したり、内部回路への無用な結合を起こすことを防止す
ることができるようになる。
る半導体集積回路によれば、半導体基板を電源電流の通
路としない構成とすることから、ラッチアップを引き起
したり、内部回路への無用な結合を起こすことを防止す
ることができるようになる。
また、内部電源の電圧制御やオン・オフ制御等が可能と
なる。
なる。
第1図は本発明による半導体集積回路の第]−の実施例
を示す構成図、第2図は第1図のデバイス断面構造を示
す図、第3図は本発明の第2の実施例を示す構成図、第
4図は本発明の第3の実施例を示す構成図、第5図は本
発明の第4の実施例を示す構成図、第6図は本発明の第
5の実施例を示す構成図、第7図は本発明の第6の実施
例を示す構成図、第8図は本発明の第7の実施例を示す
構成図、第9図は本発明の第8の実施例を示す構成図、
第10図は第9図の動作タイムチャートを示す図、第1
1図(a)(b)は本発明の第9の実施例を示す構成図
、第12図は従来の内部電圧発生回路を示す構成図、第
13図は第10図のデバイス断面構造を示す図、第14
図は従来の内部電圧発生回路を示す構成図、第15図は
第14図のデバイス断面構造を示す図、第16図は電圧
降下部のモデルを示す図、第17図は第16図に示すモ
デルの特性図である。 100・・・半導体回路チップ、101−・・・NPN
トランジスタ、102・・・PMOSトランジスタ、1
03・・・PMOSトランジスタ、]20・・・リセッ
ト回路、130・・・内部回路。
を示す構成図、第2図は第1図のデバイス断面構造を示
す図、第3図は本発明の第2の実施例を示す構成図、第
4図は本発明の第3の実施例を示す構成図、第5図は本
発明の第4の実施例を示す構成図、第6図は本発明の第
5の実施例を示す構成図、第7図は本発明の第6の実施
例を示す構成図、第8図は本発明の第7の実施例を示す
構成図、第9図は本発明の第8の実施例を示す構成図、
第10図は第9図の動作タイムチャートを示す図、第1
1図(a)(b)は本発明の第9の実施例を示す構成図
、第12図は従来の内部電圧発生回路を示す構成図、第
13図は第10図のデバイス断面構造を示す図、第14
図は従来の内部電圧発生回路を示す構成図、第15図は
第14図のデバイス断面構造を示す図、第16図は電圧
降下部のモデルを示す図、第17図は第16図に示すモ
デルの特性図である。 100・・・半導体回路チップ、101−・・・NPN
トランジスタ、102・・・PMOSトランジスタ、1
03・・・PMOSトランジスタ、]20・・・リセッ
ト回路、130・・・内部回路。
Claims (1)
- 【特許請求の範囲】 1、外部供給電源電圧より低い内部電圧を発生させて内
部回路の電源として使用する内部電圧発生手段を備えて
なる半導体集積回路において、前記内部電圧発生手段は
、P型半導体基板に形成されたNPNトランジスタと、
N型の島に形成されたPMOSトランジスタとから構成
され、前記NPNトランジスタのコレクタと前記PMO
Sトランジスタのソースとを外部供給電源端子とし、前
記PMOSトランジスタのドレインが前記NPNトラン
ジスタのベースに接続されているとともにそのゲートを
制御信号端子とし、かつ、前記NPNトランジスタのエ
ミッタを内部電源出力端子とするとともに、前記外部電
源入力端子と内部電源出力端子を流れる電流通路をN型
層として形成してなることを特徴とする半導体集積回路
。 2、請求項第1記載において、PMOSトランジスタの
ゲートに印加される制御信号により、該PMOSトラン
ジスタをオン・オフ制御し、前記内部電源発生回路を活
性又は非活性の状態に制御できるようにしたことを特徴
とする半導体集積回路。 3、請求項第2記載において、PMOSトランジスタを
オン・オフさせる制御信号は回路外部から供給されるこ
とを特徴とする半導体集積回路。 4、請求項第1項記載において、P型半導体基板上のN
型の島に形成されたNPNトランジスタは高濃度のN型
埋込み層と該N型埋込み層と半導体主平面上の高濃度N
型コレクタ電極間を低抵抗で連結する高濃度のN型領域
を具備することを特徴とする半導体集積回路。 5、請求項第1記載において、ドレインがNPNトラン
ジスタ4のベースに共通接続され、夫々のソースとゲー
トに異なる電源電圧とオン・オフ制御信号が供給される
複数のPチャンネルMOSトランジスタを有し、ゲート
制御信号を切換え制御することにより、PMOSトラン
ジスタのソースに供給される電圧と1ヶ以上のNPNト
ランジスタのベース・エミッタ間電圧とから内部電圧を
発生するようにしたことを特徴とする半導体集積回路。 6、外部電源を入力し、それより低い内部電圧を発生さ
せて内部回路の電源として使用する半導体集積回路にお
いて、内部電源と基準電位間に外部制御信号によりオン
・オフ制御されるスイッチング手段を設け、該スイッチ
ング手段がオンのとき、内部電源電位を基準電位、又基
準電位に近い低電位レベルにスイッチすることを特徴と
する半導体集積回路装置。 7、請求項第6記載において、スイッチング手段はコレ
クタが内部電源に、エミッタが基準電位に接続されたN
PNトランジスタと、ドレインが内部電源に、ゲートが
オン・オフ制御信号に、ソースがNPNトランジスタの
ベースに接続されたNMOSトランジスタを含むことを
特徴とする半導体集積回路装置。 8、外部電源を入力し、それより低い内部電圧を発生さ
せて内部回路の電源として使用する半導体集積回路装置
において、内部電源出力を半導体集積回路装置の外部ピ
ンに導出したことを特徴とする半導体集積回路装置。 9、請求項第8記載の半導体集積回路を少くとも一つ含
み、外部ピンに導出された内部電源出力端子と基準電位
間に高周波雑音除去用のバイパスコンデンサを接続した
ことを特徴とする半導体集積回路。 10、外部電源を入力し、それより低い内部電圧を発生
させて内部回路の電源として使用する内部電圧発生回路
を複数個含む半導体集積回路装置において、夫々の内部
電圧発生回路の出力を共通接続したことを特徴とする半
導体集積回路装置。 11、請求項第10記載において、共通接続された内部
電圧発生回路の出力を外部ピンに導出したことを特徴と
する半導体集積回路装置。 12、請求項第10記載または請求項第11記載の半導
体集積回路装置を少くとも一つ含み、外部ピンに導出さ
れた内部電源出力端子と基準電位間に高周波雑音除去用
のバイパスコンデンサを接続したことを特徴とする半導
体集積回路。 13、外部電源を入力し、それより低い内部電圧を発生
させて内部回路の電源として使用する内部電圧発生回路
を少くとも一つ含む複数の半導体集積回路装置の夫々の
内部電源出力を外部ピンに導出すると共に、夫々の外部
ピンを外部配線で共通接続したことを特徴とする半導体
集積回路。 14、請求項第13記載において、外部で共通接続され
た内部電源出力に高周波雑音減衰用のバイパスコンデン
サを接続したことを特徴とする半導体集積回路。 15、外部電源を入力し、それより低い内部電圧を発生
させて内部回路の電源として使用する内部電圧発生回路
を有する半導体集積回路装置を少くとも一つ含み、その
内部電圧出力を外部ピンに導出し、外部配線を介して他
の半導体集積回路の電源として供給することを特徴とす
る半導体集積回路。 16、請求項第15記載において、外部ピンに導出され
た内部電源出力と基準電位間に高周波雑音除去用のバイ
パスコンデンサを接続したことを特徴とする半導体集積
回路。 17、請求項第15記載もしくは請求項第16記載にお
いて、内部電源発生回路を有する半導体集積回路装置は
外部制御信号により、内部電源出力を基準電位レベルに
スイッチする機能を有することを特徴とする半導体集積
回路。 18、コレクタが外部電源に、エミッタが内部電源線と
外部出力ピンに接続されたNPNトランジスタとソース
が外部安定化電源装置の出力に接続され、ドレインがN
PNトランジスタのベースに接続されたPチャンネルM
OSトランジスタを含む内部電圧発生装置と該内部電圧
発生装置の出力を電源として動作する内部回路を含む半
導体集積回路装置において、内部電圧発生回路の出力を
前記外部安定化電源装置に帰還し、その出力電位を制御
することにより、内部電圧発生回路の出力を所定の電圧
レベルに制御するようにしたことを特徴とする半導体集
積回路装置。 19、請求項第18記載において、外部出力ピンに導出
された内部電圧発生回路と基準電位間に高周波雑音除去
用のバイパスコンデンサを接続したことを特徴とする半
導体集積回路装置。 20、外部電源を入力し、それより低い内部電圧を発生
させて内部回路の電源として使用する内部電圧発生回路
を少くても一つ含み、その出力を外部端子に導出し、該
外部端子にダイオードを介してバックアップ用の電源に
接続したことを特徴とする半導体集積回路装置。 21、請求項第20記載において、外部ピンに導出され
る内部電源で動作する内部回路は記憶素子であることを
特徴とする半導体集積回路装置。 22、請求項第20記載において、外部ピンに導出され
た内部電圧発生回路の出力と基準電位間に高周波雑音除
去用のバイパスコンデンサを接続したことを特徴とする
半導体集積回路装置。 23、外部電圧を入力し、それより低い内部を外部から
の制御信号に応答して発生して内部回路の電源として使
用する内部発生回路を含む複数の半導体集積回路装置と
複数の半導体集積回路の内部電圧発生回路の動作を所定
のタイミングで発生するタイミング制御部とからなり、
複数の内部電圧発生回路の出力を所定のシーケンスで制
御できるようにしたことを特徴とする半導体集積回路。 24、ドレインがビット線に、ゲートがワード線に、ソ
ースが電荷蓄積用キャパシタに接続された多値メモリセ
ル2ビット線に接続され、その電位変化を検知する手段
とその出力を2値化する手段を少くても含む多値メモリ
を含み、この多値メモリは、複数の基準電圧出力を発生
する手段とコレクタが固定電源に、エミッタが前記メモ
リセルのワードラインに接続されたNPNトランジスタ
と、ドレインがNPNトランジスタのベースに共通接続
され、夫々のソースが前記基準電圧発生手段の対応する
出力に接続され、夫々のゲートが夫々位相の異なるタイ
ミング信号に接続された複数のPチャンネルMOSトラ
ンジスタとからなり、夫々のゲートに所定の順序で前記
タイミング信号を印加することにより、メモリセルのワ
ード線に階段状の電圧を発生させるようにしたことを特
徴とする半導体集積回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63217255A JP2869791B2 (ja) | 1988-08-31 | 1988-08-31 | 半導体集積回路装置およびそれを応用した電子装置 |
KR1019890012391A KR0132053B1 (ko) | 1988-08-31 | 1989-08-30 | 반도체집적회로장치 및 그 조합전자장치 |
US07/401,849 US5153452A (en) | 1988-08-31 | 1989-08-30 | Bipolar-MOS IC with internal voltage generator and LSI device with internal voltage generator |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63217255A JP2869791B2 (ja) | 1988-08-31 | 1988-08-31 | 半導体集積回路装置およびそれを応用した電子装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0265268A true JPH0265268A (ja) | 1990-03-05 |
JP2869791B2 JP2869791B2 (ja) | 1999-03-10 |
Family
ID=16701278
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63217255A Expired - Fee Related JP2869791B2 (ja) | 1988-08-31 | 1988-08-31 | 半導体集積回路装置およびそれを応用した電子装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5153452A (ja) |
JP (1) | JP2869791B2 (ja) |
KR (1) | KR0132053B1 (ja) |
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