JPH0262043A - 寸法測定用パターン - Google Patents
寸法測定用パターンInfo
- Publication number
- JPH0262043A JPH0262043A JP21310288A JP21310288A JPH0262043A JP H0262043 A JPH0262043 A JP H0262043A JP 21310288 A JP21310288 A JP 21310288A JP 21310288 A JP21310288 A JP 21310288A JP H0262043 A JPH0262043 A JP H0262043A
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- JP
- Japan
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- line
- width
- pattern
- pads
- etched
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- Pending
Links
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- 238000000034 method Methods 0.000 abstract description 10
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Landscapes
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Weting (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関し、特にエツチング加工寸法
の測定用パターンに関する。
の測定用パターンに関する。
従来この種の寸法測定用パターンはなく、エツチング加
工後必要なパターンを光学的な寸法測定機により直接測
定していた。
工後必要なパターンを光学的な寸法測定機により直接測
定していた。
上述した従来の寸法測定では、エツチング加工直後に測
定しておく必要があり、後工程における各種絶縁膜形成
後では測定不可能という欠点がある。
定しておく必要があり、後工程における各種絶縁膜形成
後では測定不可能という欠点がある。
本発明の寸法測定用パターンは、測定を必要とする最小
設計幅とその整数倍した幅を有する複数のラインを同一
長さでパターンを構成し、各ラインの両端に電極引出し
用パッドを有している。
設計幅とその整数倍した幅を有する複数のラインを同一
長さでパターンを構成し、各ラインの両端に電極引出し
用パッドを有している。
第１図は本発明の実施例１の平面図である。
半導体装置製造工程のたとえばゲートポリシリ形成工程
において、ゲートポリシリの設計最小幅１μｍと同一寸
法のライン１と２倍の設計幅２μｍを有するライン２を
同一長さ４０μｍを形成し、かつ、各ラインパターンの
両端には外部引出し用電極パッド３ａ、３ｂ、４ａ、４
ｂを配置しておく。
において、ゲートポリシリの設計最小幅１μｍと同一寸
法のライン１と２倍の設計幅２μｍを有するライン２を
同一長さ４０μｍを形成し、かつ、各ラインパターンの
両端には外部引出し用電極パッド３ａ、３ｂ、４ａ、４
ｂを配置しておく。
これは次工程あるいは最終工程でライン１の電極バッド
３ａ−３ｂ間及びライン２０４ａ−４ｂ間の電気抵抗を
測定できるようにしたものである。
３ａ−３ｂ間及びライン２０４ａ−４ｂ間の電気抵抗を
測定できるようにしたものである。
ここでライン１，２の設計幅をＬｌ、Ｌ２．ｉ抗値をＲ
１，Ｒ２としライン１の出来上がり寸法なＬＯとすると となりライン１の幅と同一のゲートポリシリ幅の出来上
がり寸法が算出できる。
１，Ｒ２としライン１の出来上がり寸法なＬＯとすると となりライン１の幅と同一のゲートポリシリ幅の出来上
がり寸法が算出できる。
尚、実施例１では、ゲートポリシリ形成工程に適用して
いるが他の配線形成工程等にも適用でき例えばアルミ配
線の細りまたは太りについて測定可能である。
いるが他の配線形成工程等にも適用でき例えばアルミ配
線の細りまたは太りについて測定可能である。
また、測定用ラインにおいて、実施例１では幅の異なる
２本のラインの抵抗比を用いているが、３本以上のライ
ンを形成し、抵抗値を比較することでより精度を向上で
きるし、各ラインは長ければ長いほど抵抗値が増大し、
ラインの細りあるいは太りに対し、顕著となり、より正
確さを増す。
２本のラインの抵抗比を用いているが、３本以上のライ
ンを形成し、抵抗値を比較することでより精度を向上で
きるし、各ラインは長ければ長いほど抵抗値が増大し、
ラインの細りあるいは太りに対し、顕著となり、より正
確さを増す。
よって本実施例１に例示する長さに限定するものではな
い。さらに、ライン１とライン２の幅についても本実施
例に限るものではなく、ライン幅の比率も２倍以上あれ
ば精度上問題なく整数倍が計算上容易である。
い。さらに、ライン１とライン２の幅についても本実施
例に限るものではなく、ライン幅の比率も２倍以上あれ
ば精度上問題なく整数倍が計算上容易である。
第２図は本発明の実施例２の平面図である。
ライン１及びライン２の中央付近で折り返し、かつ、各
ラインの一方を電極パッド５で共用している。この実施
例では、第１の実施例と同等面積でほぼ２倍のライン長
さを有しているため、測定精度の向上が図れ、かつ、各
電極パッドが近くに配置でき測定が容易になる利点があ
る。
ラインの一方を電極パッド５で共用している。この実施
例では、第１の実施例と同等面積でほぼ２倍のライン長
さを有しているため、測定精度の向上が図れ、かつ、各
電極パッドが近くに配置でき測定が容易になる利点があ
る。
以上説明したように本発明は、半導体装置製造工程の必
要とするパターン形成工程において、２本以上のライン
パターンを配置し、同時にエツチング加工しておくこと
により後工程あるいは最終工程において、電気的に抵抗
値を測定し比較することができることによりエツチング
加工されたパターン幅を間接的に測定できる効果がある
。
要とするパターン形成工程において、２本以上のライン
パターンを配置し、同時にエツチング加工しておくこと
により後工程あるいは最終工程において、電気的に抵抗
値を測定し比較することができることによりエツチング
加工されたパターン幅を間接的に測定できる効果がある
。
第１図は本発明の実施例１の平面図である。
第２図は本発明の実施例２の平面図である。
１・・・・・・設計最小幅のポリシリライン、２・・・
・・・最小幅の２倍の幅で設計されたポリシリライン、
３ａ、３ｂ、４ａ、４ｂ・・・・・・電極パッド、５・
・・・・・共用パッド。 代理人 弁理士 内 原 晋
・・・最小幅の２倍の幅で設計されたポリシリライン、
３ａ、３ｂ、４ａ、４ｂ・・・・・・電極パッド、５・
・・・・・共用パッド。 代理人 弁理士 内 原 晋
Claims (1)
- フォトエッチング用マスクパターンにおいて、必要とす
る最小ライン幅と、その整数倍したライン幅を同一長さ
でパターンを構成し、かつ各パターンの両端に電極引出
し用パッドを有することを特徴とする寸法測定用パター
ン。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21310288A JPH0262043A (ja) | 1988-08-26 | 1988-08-26 | 寸法測定用パターン |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21310288A JPH0262043A (ja) | 1988-08-26 | 1988-08-26 | 寸法測定用パターン |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0262043A true JPH0262043A (ja) | 1990-03-01 |
Family
ID=16633605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21310288A Pending JPH0262043A (ja) | 1988-08-26 | 1988-08-26 | 寸法測定用パターン |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0262043A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5436097A (en) * | 1992-03-14 | 1995-07-25 | Kabushiki Kaisha Toshiba | Mask for evaluation of aligner and method of evaluating aligner using the same |
| US11545360B2 (en) | 2020-01-22 | 2023-01-03 | Winbond Electronics Corp. | Semiconductor device and manufacturing method of the same |
-
1988
- 1988-08-26 JP JP21310288A patent/JPH0262043A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5436097A (en) * | 1992-03-14 | 1995-07-25 | Kabushiki Kaisha Toshiba | Mask for evaluation of aligner and method of evaluating aligner using the same |
| US11545360B2 (en) | 2020-01-22 | 2023-01-03 | Winbond Electronics Corp. | Semiconductor device and manufacturing method of the same |
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