JPH0429349A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 半導体装置の製造方法に係り、特にポリシリコンとシリ
サイドの２層構造をもつゲート電極群の製造方法に関し
。

予備テストによりゲート電極群を形成するためのエツチ
ング時間を最適化して、製品の歩留りを向上させること
を目的とし。

テスト用ウェハー表面に絶縁膜を介してポリシリコン膜
とシリサイド膜をこの順に積層し、テスト用ウェハー全
面を分割する複数の区域にゲート電極群を形成するマス
クを用いてシリサイド膜及びポリシリコン膜をエツチン
グしてテスト用ゲート電極群を形成し、そのテスト用ゲ
ート電極群の側面と上面を覆う絶縁膜を形成し、テスト
用ゲート電極群の各要素間の絶縁膜にテスト用ウニＡ　
−を露出するホールを形成したのち全面に導電膜を被着
し、それをパターニングしてテスト用電極群を形成し、
各区域毎にテスト用ゲート電極群とテスト用電極群間の
電圧・電流特性を測定し、許容限界の電流に対応する電
圧を破壊電圧と定めてウェハー全面に破壊電圧のマツプ
を作成し、同様にしてポリシリコン膜のエツチング時間
を種々変えたテスト用ゲート電極群の破壊電圧のマ・ン
プを作成し、これら複数の破壊電圧のマツプから、はぼ
全部のテスト用ゲート電極群の破壊電圧が予め定められ
た規定値以上となるポリシリコン膜の工・ンチング時間
を決定する予備工程を有する半導体装置の製造方法によ
り構成する。

（産業上の利用分野〕 本発明は半導体装置の製造方法に係り、特にポリシリコ
ンとシリサイドの２層構造をもつゲート電極群の製造方
法に関する。

ＭＯＳトランジスタの微細化に伴い、ゲート電極として
ポリシリサイドが使用されるようになったが、ゲート長
が短くなるにつれてポリシリサイドのエツチングを最適
化することが難しくなってきている。特に、ポリシリコ
ンとタングステンシリサイド（ＷＳｉ）の２層膜のゲー
ト電極の形成においでは、■オーバーエッチによるゲー
ト酸化膜の膜減り、■ポリシリコンとタングステンシリ
サイドのエッチレートの違いによりタングステンシリサ
イドのサイドエッチが大きくなることからくる配線抵抗
の増大、■ポリシリコンとタングステンシリサイドの２
層構造の形状の不安定性といった問題があり、２層膜の
エツチングをどうするか、大きな問題になっている。

〔従来の技術〕

従来、２層構造のゲート電極の断面形状を走査型電子顕
微鏡により観察してエツチングの最適化の条件を求める
ことが行われている。しかし、この方法ではウェハー全
面に形成されたゲート電極群の断面形状を全部観察して
分布を見ることや製造ロフト間の分布の違いを見ること
は不可能であり、また、エツチング最適化の条件を決定
するのに時間がかかり過ぎ、結果として製品歩留り向上
と工程の短縮化の観点から問題が多かった。

〔発明が解決しようとする課題〕

従って、ポリシリコンとタングステンシリサイドの２層
構造のゲート電極群をもつＭＯ３Ｉ−ランジスタの製造
においても、上記の問題が生じていた。

本発明は、２層構造のゲート電極群を形成するエツチン
グ条件を最適化するために、予備工程としてテスト要素
群を持つテスト用ウェハーをまず作り、実際の製品に相
当する特性分布を短時間で求め、早期に製品製造にフィ
ードバックし、製品歩留りを向上させることを目的とす
る。

〔課題を解決するための手段〕

上記課題は、ウェハー表面に絶縁膜を介してポリシリコ
ンとシリサイドがこのｌ１ｌｆＪに積層されたゲート電
極群を形成するに際し、全面にテスト要素群をもつテス
ト用ウェハー１を複数枚作製し、各テスト用ウェハー１
の電気的特性の測定から前記ゲート電極群の作製条件を
決定する予備工程を有する半導体装置の製造方法であっ
て、テスト用つエバ−１全面に絶縁膜２を介してポリシ
リコン膜３とシリサイド膜４をこの順に積層し、前記テ
スト用ウェハ−１全面を分割する複数の区域にゲート電
極群を形成するマスクを用いて、前記シリサイド膜４及
び前記ポリシリコン膜３を選択的にエツチングしてテス
ト用ゲート電極群５ａ乃至５ｃを形成し、そのテスト用
ゲート電極群５ａ乃至５ｃの側面と上面を覆う絶縁膜６
．７を形成し、前記テスト用ゲート電極群５ａ乃至５ｃ
の各要素間の絶縁膜７にテスト用ウェハー１を露出する
ホールを形成し。

全面に導電膜を被着した後その導電膜をパターニングし
て、テスト用電極群８ａ乃至８ｃを形成し、前記テスト
用ゲート電極群５ａ乃至５ｃと前記テスト用電極群８ａ
乃至８０間の電圧・電流特性を各区域毎に測定し、許容
限界の電流に対応する電圧を破壊電圧と定めて前記テス
ト用ウェハ−１全面に破壊電圧のウェハーマツプを作成
し、同様にして、前記ポリシリコン膜３のエツチング時
間を種々変えたテスト用ウェハーを作成し、それらのテ
スト用ウェハーについて破壊電圧のウェハーマツプを作
成し、複数の破壊電圧のウェハーマツプから、テスト用
ウェハーのほぼ全面にわたり、テスト用ゲート電極群５
ａ乃至５ｃの破壊電圧が予め定められた規定値以上とな
るポリシリコンＩＩ！３のエツチング時間を決定する予
備工程を有する半導体装置の製造方法によって解決され
る。

〔作用］ 本発明では、ポリシリコン膜とシリサイド膜の２層構造
のゲート電極群を有する製品の製造に先立って、テスト
用ウェハー全面を複数の区域に分割する区域にゲート電
極群を形成している。

ポリシリコン膜のエツチング時間を種々変えたテスト用
ウェハーを作成し、それらのテスト用ウェハー全面の各
区域について、ゲート電極群の電圧・電流特性を測定し
破壊電圧のウェハーマツプを作るので、全てのゲート電
極がデバイスとして満足すべき破壊電圧値を持つエツチ
ング条件を定めることができる。

測定は電気的に短時間で容易に行うことができる。

このようにして予備工程で定めたエツチング条件を本番
の製造に適用することにより、製品の歩留りを向上させ
ることができる。

〔実施例〕

第１図はテスト用ウェハ−１全面に形成したテスト要素
群（ＴＥＧ）の模式図である。ＴＥＧは各チップ毎に形
成される。

第２図はチップ内に形成されたＴＥＧの部分平面図を示
し、　５ａ乃至５ｃはテスト用ゲート電極群。

８ａ乃至８ｃはテスト用電極群を表す。

第３図はこのようなＴＥＧの製造工程を説明するための
断面図で、第２図のＡ−Ａに沿う断面図である。

以下、これらの図を参照しながら説明する。

第３図（ａ）参照 テスト用ウェハー１としてＳｔウェハーを用い。

その表面を熱酸化して、厚さ２５０人のゲート酸化膜２
を形成する。

第３図（ｂ）参照 全面にＣＶＤ法により、厚さ０．１５μｍの第１のポリ
シリコン膜３．厚さ０．２０μｍのタングステンシリサ
イド膜４を形成する。

さらに、全面にりん（Ｐ゛）をイオン注入する。

加速電圧は７０ｋｅシ１　ドーズ量はＩ　Ｅ　１５ｃｍ
−”である。

第３図（ｃ）参照 製品の製造に用いるのと同一の形状のゲート電極群を形
成するためのマスクを形成し、開口からまずタングステ
ンシリサイド膜４をドライエツチングにより除去する。

次いで、第１のポリシリコン膜３をドライエツチングに
より除去する。

第１のポリシリコン膜３のドライエツチングは。

いわゆるジャストエッチをもってエッチエンドとした。

このようにして、第１のポリシリコン膜３ａ、　３ｂ。

３ｃとタングステンシリサイド膜４ａ、　４ｂ、　４ｃ
の２層構造をなすテスト用ゲート電極群５ａ、　５ｂ、
　５ｃが形成された。これらのゲート電極群５ａ、　５
ｂ、　５ｃがマスフの設計通り形成されていれば、ゲー
ト長は１．２μｍ、ゲート間の間隔は１，３μｍである
。

第３図（ｄ）参照 ＣＶＤ法により、全面に厚さ０．４　μｍのＳｉＯ□膜
を堆積した後１反応性イオンエッチによりＳｉ０ｇ膜を
エツチングして除去し、テスト用ゲート電極群５ａ、　
５ｂ、　５ｃの側面に５ｉＯｚ側壁６を形成する。

第３図（ｅ）参照 全面にＣＶＤ法により、厚さ０．１　μｍのＳｉＯ□膜
を堆積した後、テスト用ゲート電極群５ａ、　５ｂ、　
５ｃの各要素間に電極窓を開ける。

第３図（ｆ）参照 全面に導電膜として、ＣＶＤ法によりに厚さ０．２μｍ
の第２のポリシリコン膜を形成する。この第２のポリシ
リコン膜をパターニングして、テスト用電極群８ａ乃至
８ｃを形成する。テスト用電極群８ａ乃至８ｃの各電極
の幅は１例えば２．３　μｍであり、電極間の間隔は１
例えば１．５μｍである。

このようにして、テスト用ウェハー１にテスト用ゲート
電極群５ａ乃至５ｃとテスト用電極群８ａ乃至８ｃが形
成された。これらの電極群はチップ毎に形成されている
。

第２図に示すパッドに測定針をたててチップ毎にテスト
用ゲート電極群５ａ乃至５ｃとテスト用電極群８ａ乃至
８０間の電圧・電流特性を測定した。そして、１μＡの
電流が流れた時の電圧を破壊電圧と定め、テスト用ウェ
ハ−１全面の各チップ毎に破壊電圧を書き込んで破壊電
圧のウェハーマツプを作成した。

絶縁耐圧の観点から破壊電圧は高いほどよいが。

デバイスとして保証されねばならない許容限界の破壊電
圧として予め定めた規定値として２例えば１４Ｖをとり
、破壊電圧がこの規定値より低い領域をテスト用ウェハ
ー１上に示す。

第４図は破壊電圧のウェハーマツプの例を示し。

斜線で示した領域が規定値より低い破壊電圧をもつ領域
である。上に述べたジャストエッチの場合。

この領域には、テスト用ウェハ−１全体のチップの約５
０％のチップが入っていた。

第６図は絶縁耐圧が低いゲート電極の断面図を示す。第
１のポリシリコン膜３のエツチングが不足で、第２のポ
リシリコン膜８との間の絶縁膜の厚さが不足し、その結
果、絶縁耐圧が低くなっている。ジャストエッチといっ
ても、約半分はエツチング不足になっているのである。

そこで、第１のポリシリコン膜３のドライエ・ノチを、
ジャストエッチに対して、３％だけオーバーエッチした
テスト用ウェハーと、５％だけオーバーエッチしたテス
ト用ウェハーを作成して破壊ｉｔ圧のウェハーマツプを
作成した。

オーバーエッチ量が増えるにつれて破壊電圧が規定値よ
り低い領域は減少した。

第５図はオーバーエッチ量とウェハー内の絶縁耐圧良品
率の関係を示す。ジャストエッチ、即ちオーバーエッチ
量Ｏでは５０％、オーバーエッチ量３％、５％に対して
は、７０％、９５％の良品率である。良品率は９５％で
飽和しているように見えるが、残りの不良率はエツチン
グモードによる不良ではなく、異物等の混入による異物
、モードによる不良と考えられる。したがって、オーバ
ーエッチ量５％とすれば、エツチングモードによる不良
はほとんど発生しないことがわかる。

本番の製造工程においては、ポリシリコン膜３とタング
ステンシリサイド膜４の２層構造のゲート電極群の製造
に際し、ポリシリコン膜３のエツチングを、上記の予備
工程から求めた結果を参照して、ジャストエッチに対し
て５％オーバーエッチすることにより、絶縁耐圧良品率
を１００％近くまでもっていくことができた。

［発明の効果］ 以上説明したように１本発明によれば、ポリシリコン膜
とシリサイド膜の２層構造のゲート電極群を有するＭＯ
Ｓ）ランジスタの製品歩留りを向上することができる。

本発明は、ＭＯＳ）ランジスタの微細化に寄与するとこ
ろが大きい。

【図面の簡単な説明】

第１図はウェハー全面に形成したＴＥＧの模式図。 第２図はＴＥＧの部分断面図。 第３図（ａ）乃至（ｆ）はＴＥＧの製造工程を説明する
ための断面図。 第４図は破壊電圧のウェハーマツプの例。 第５図はオーバーエッチ量と絶縁耐圧良品率の関係を示
す図。 第６図は絶縁耐圧の低いゲート電極の断面図である。 図において。 １はテスト用ウェハーであってＳｔウェハー２は絶縁膜
であってゲート酸化膜。 ３．３ａ乃至３Ｃはポリシリコン膜であって第１のポリ
シリコン膜。 ４．４ａ乃至４ｃはシリサイド膜であってタングステン
シリサイド膜。 ５ａ、　５ｂ、　５ｃはテスト用ゲート電極群。 ６は絶縁膜であってＳｉＯ□側壁。 ７は絶縁膜であって５ｉＯ１膜。 ８ａ、　８ｂ、　８ｃは第２のポリシリコン膜であって
テス ト用電極群 ウェハー全面に形成した下Ｅに（７）模式図第 図 ＴＥ＆の郭公平面図 第 図 ＴＥＧ−の製垣工程 戻　３　図 糸鮮舶寸万「が、え！、定づ直 石反庵電圧のウェハーマツプのイ列 笑 図 オーバーエソ＋量と糸色殆各面す圧讃、占ら牽の５門イ
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Claims (1)

1. 【特許請求の範囲】 　ウェハー表面に絶縁膜を介してポリシリコンとシリサ
   イドがこの順に積層されたゲート電極群を形成するに際
   し、全面にテスト要素群をもつテスト用ウェハー（１）
   を複数枚作製し、各テスト用ウェハー（１）の電気的特
   性の測定から前記ゲート電極群の作製条件を決定する予
   備工程を有する半導体装置の製造方法であって、 テスト用ウェハー（１）全面に絶縁膜（２）を介してポ
   リシリコン膜（３）とシリサイド膜（４）をこの順に積
   層し、前記テスト用ウェハー（１）全面を分割する複数
   の区域にゲート電極群を形成するマスクを用いて、前記
   シリサイド膜（４）及び前記ポリシリコン膜（３）を選
   択的にエッチングしてテスト用ゲート電極群（５ａ乃至
   ５ｃ）を形成し、そのテスト用ゲート電極群（５ａ乃至
   ５ｃ）の側面と上面を覆う絶縁膜（６、７）を形成し、
   前記テスト用ゲート電極群（５ａ乃至５ｃ）の各要素間
   の絶縁膜（７）にテスト用ウェハー（１）を露出するホ
   ールを形成し、全面に導電膜を被着した後その導電膜を
   パターニングして、テスト用電極群（８ａ乃至８ｃ）を
   形成し、前記テスト用ゲート電極群（５ａ乃至５ｃ）と
   前記テスト用電極群（８ａ乃至８ｃ）間の電圧・電流特
   性を各区域毎に測定し、許容限界の電流に対応する電圧
   を破壊電圧と定めて前記テスト用ウェハー（１）全面に
   破壊電圧のウェハーマップを作成し、同様にして、前記
   ポリシリコン膜（３）のエッチング時間を種々変えたテ
   スト用ウェハーを作成し、それらのテスト用ウェハーに
   ついて破壊電圧のウェハーマップを作成し、 複数の破壊電圧のウェハーマップから、テスト用ウェハ
   ーのほぼ全面にわたり、テスト用ゲート電極群（５ａ乃
   至５ｃ）の破壊電圧が予め定められた規定値以上となる
   ポリシリコン膜（３）のエッチング時間を決定する予備
   工程を有することを特徴とする半導体装置の製造方法。