JP3246482B2 - 出力遅延時間測定用テスト方法およびそのテスト回路 - Google Patents
出力遅延時間測定用テスト方法およびそのテスト回路Info
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- JP3246482B2 JP3246482B2 JP17361899A JP17361899A JP3246482B2 JP 3246482 B2 JP3246482 B2 JP 3246482B2 JP 17361899 A JP17361899 A JP 17361899A JP 17361899 A JP17361899 A JP 17361899A JP 3246482 B2 JP3246482 B2 JP 3246482B2
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Description
【0001】
【発明の属する技術分野】本発明は、出力遅延時間測定
用テスト方法およびそのテスト回路に関し、特にロジッ
ク集積回路(LSI)等の出力遅延時間を測定する出力
遅延時間測定用テスト方法およびそのテスト回路に関す
る。
用テスト方法およびそのテスト回路に関し、特にロジッ
ク集積回路(LSI)等の出力遅延時間を測定する出力
遅延時間測定用テスト方法およびそのテスト回路に関す
る。
【0002】
【従来の技術】一般に、ロジック集積回路(LSI)等
の製品デ−タとして出力段のフリップフロップの出力遅
延時間が掲載されており、この出力遅延時間デ−タを測
定するためのテスト回路が必要である。
の製品デ−タとして出力段のフリップフロップの出力遅
延時間が掲載されており、この出力遅延時間デ−タを測
定するためのテスト回路が必要である。
【0003】従来のロジック集積回路(LSI)等の出
力遅延時間を測定するテスト回路としては、AC特性用
のテスト回路が挿入されていない場合において、出力端
子の出力レベルを任意に動作させることが困難であるた
め、通常動作において、出力遅延時間を測定するポイン
トを端子ごとに探し出す方法を用いていた。この場合、
通常動作において比較的、頻繁に動作する端子であるな
らば、測定しやすいのであるが、タイマーや表示系の同
期信号のように、動作させるのに、ある程度の時間(パ
ターン)を要す信号である場合には、非常に多くのパタ
ーン数が必要になり、その測定時間もかかっていた。
力遅延時間を測定するテスト回路としては、AC特性用
のテスト回路が挿入されていない場合において、出力端
子の出力レベルを任意に動作させることが困難であるた
め、通常動作において、出力遅延時間を測定するポイン
トを端子ごとに探し出す方法を用いていた。この場合、
通常動作において比較的、頻繁に動作する端子であるな
らば、測定しやすいのであるが、タイマーや表示系の同
期信号のように、動作させるのに、ある程度の時間(パ
ターン)を要す信号である場合には、非常に多くのパタ
ーン数が必要になり、その測定時間もかかっていた。
【0004】またAC特性用のテスト回路が挿入されて
いる場合として、例えば図8に示す通り、テスト回路が
用いられることがあった。この回路は、通常入力端子1
0からの通常動作時に用いられる通常パスとテスト用パ
スとをテストモ−ド端子90からのテストモ−ド信号に
従って選択するセレクタ11,12,13,…と、これ
らセレクタ11〜13の出力を入力する最終段のフリッ
ププロップ21,22,23,…と、これら最終段のフ
リッププロップ21〜23の出力を入力し出力端子4
1、42、43,…にそれぞれ出力するIOバッファ3
1、32、33,…と、テスト入力端子81,82,8
3,…からのテスト信号をそれぞれセレクタ11〜13
に出力するバッファ71,72,73,…とから構成さ
れる。
いる場合として、例えば図8に示す通り、テスト回路が
用いられることがあった。この回路は、通常入力端子1
0からの通常動作時に用いられる通常パスとテスト用パ
スとをテストモ−ド端子90からのテストモ−ド信号に
従って選択するセレクタ11,12,13,…と、これ
らセレクタ11〜13の出力を入力する最終段のフリッ
ププロップ21,22,23,…と、これら最終段のフ
リッププロップ21〜23の出力を入力し出力端子4
1、42、43,…にそれぞれ出力するIOバッファ3
1、32、33,…と、テスト入力端子81,82,8
3,…からのテスト信号をそれぞれセレクタ11〜13
に出力するバッファ71,72,73,…とから構成さ
れる。
【0005】この回路は、LSIのテスト時に、各出力
端子41〜43ごとにテスト入力端子81〜83からテ
スト信号を供給して、チェックするように制御してい
た。
端子41〜43ごとにテスト入力端子81〜83からテ
スト信号を供給して、チェックするように制御してい
た。
【0006】
【発明が解決しようとする課題】上述した図8の回路に
おいては、テストにより各試験回路の合否を判定させる
ことが可能な入力パターンを端子ごとに作成する必要が
あり、テスト入力端子の割り当て入力パターンの作成が
複雑になると共に、テスト時間もかかり、測定効率が悪
い等の問題があった。
おいては、テストにより各試験回路の合否を判定させる
ことが可能な入力パターンを端子ごとに作成する必要が
あり、テスト入力端子の割り当て入力パターンの作成が
複雑になると共に、テスト時間もかかり、測定効率が悪
い等の問題があった。
【0007】本発明の目的は、このような問題を解決
し、入力パターンの作成を極めて容易にし、試験時間を
短縮すると共に、測定効率を改善した出力遅延時間測定
用テスト方法およびそのテスト方法および回路を提供す
ることにある。
し、入力パターンの作成を極めて容易にし、試験時間を
短縮すると共に、測定効率を改善した出力遅延時間測定
用テスト方法およびそのテスト方法および回路を提供す
ることにある。
【0008】
【課題を解決するための手段】本発明の第1の構成は、
測定対象となる集積回路が、この集積回路の各出力端子
にそれぞれ接続される第1から第Nまでの最終段のフリ
ップフロップを有し、これら最終段のフリップフロップ
の各入力回路にそれぞれ通常動作時のデータ入力または
テスト時のテスト入力が切替えられて入力されるものと
し、この集積回路のAC特性の出力遅延時間をテスター
で測定する出力遅延時間測定用テスト方法において、前
記各最終段のフリップフロップのデータ入力側を、前記
テスト入力に切替えると共に、これらテスト入力は、前
記第1の最終段のフリップフロップの出力を、第2の最
終段のフリップフロップのテスト入力に接続し、同様に
前記第N−1の最終段のフリップフロップの出力を、前
記第Nの最終段のフリップフロップのテスト入力に接続
して、前記各最終段のフリップフロップが全て連続して
テスト入力を介して接続されるようにし、前記第1の最
終段のフリップフロップのテスト入力がオンまたはオフ
されるテスト信号のみを供給して、測定対象の前記各出
力端子のすべてに出力遅延時間測定のテストを同時に行
うことを特徴とする。
測定対象となる集積回路が、この集積回路の各出力端子
にそれぞれ接続される第1から第Nまでの最終段のフリ
ップフロップを有し、これら最終段のフリップフロップ
の各入力回路にそれぞれ通常動作時のデータ入力または
テスト時のテスト入力が切替えられて入力されるものと
し、この集積回路のAC特性の出力遅延時間をテスター
で測定する出力遅延時間測定用テスト方法において、前
記各最終段のフリップフロップのデータ入力側を、前記
テスト入力に切替えると共に、これらテスト入力は、前
記第1の最終段のフリップフロップの出力を、第2の最
終段のフリップフロップのテスト入力に接続し、同様に
前記第N−1の最終段のフリップフロップの出力を、前
記第Nの最終段のフリップフロップのテスト入力に接続
して、前記各最終段のフリップフロップが全て連続して
テスト入力を介して接続されるようにし、前記第1の最
終段のフリップフロップのテスト入力がオンまたはオフ
されるテスト信号のみを供給して、測定対象の前記各出
力端子のすべてに出力遅延時間測定のテストを同時に行
うことを特徴とする。
【0009】本発明において、出力遅延時間測定のテス
トは、集積回路をテストモードとし、測定対象となる各
最終段のフリップフロップをリセットした時には、テス
ト入力にハイレベルを供給し、または前記各最終段のフ
リップフロップをハイレベルにセットした時には、前記
テスト入力にローレベルを供給して、各出力端子に出力
される各クロックとのずれをそれぞれ出力遅延時間とし
て測定することができる。
トは、集積回路をテストモードとし、測定対象となる各
最終段のフリップフロップをリセットした時には、テス
ト入力にハイレベルを供給し、または前記各最終段のフ
リップフロップをハイレベルにセットした時には、前記
テスト入力にローレベルを供給して、各出力端子に出力
される各クロックとのずれをそれぞれ出力遅延時間とし
て測定することができる。
【0010】本発明の第2の構成は、測定対象となる集
積回路が、この集積回路の各出力端子にそれぞれ接続さ
れる第1から第Nまでの最終段のフリップフロップを有
し、これら最終段のフリップフロップの各入力回路にそ
れぞれ通常動作時のデータ入力またはテスト時のテスト
入力が切替えられて入力されるものとし、この集積回路
のAC特性の出力遅延時間がテスターで測定できるよう
にした出力延時間測定用テスト回路において、前記各最
終段のフリップフロップのデータ入力側を、テスト時に
テスト入力を供給するセレクタをそれぞれ設け、前記各
最終段のフリップフロップのうち第1の最終段のフリッ
プフロップの出力を、第2の最終段のフリップフロップ
のテスト入力に接続し、同様に前記第N−1の最終段の
フリップフロップの出力を、前記第Nの最終段のフリッ
プフロップのテスト入力に接続して、前記第1の最終段
のフリップフロップのテスト入力がオンまたはオフされ
るテスト信号のみにより、測定対象の前記各出力端子の
すべてに出力遅延時間測定のテストを同時に行えるよう
にしたことを特徴とする。
積回路が、この集積回路の各出力端子にそれぞれ接続さ
れる第1から第Nまでの最終段のフリップフロップを有
し、これら最終段のフリップフロップの各入力回路にそ
れぞれ通常動作時のデータ入力またはテスト時のテスト
入力が切替えられて入力されるものとし、この集積回路
のAC特性の出力遅延時間がテスターで測定できるよう
にした出力延時間測定用テスト回路において、前記各最
終段のフリップフロップのデータ入力側を、テスト時に
テスト入力を供給するセレクタをそれぞれ設け、前記各
最終段のフリップフロップのうち第1の最終段のフリッ
プフロップの出力を、第2の最終段のフリップフロップ
のテスト入力に接続し、同様に前記第N−1の最終段の
フリップフロップの出力を、前記第Nの最終段のフリッ
プフロップのテスト入力に接続して、前記第1の最終段
のフリップフロップのテスト入力がオンまたはオフされ
るテスト信号のみにより、測定対象の前記各出力端子の
すべてに出力遅延時間測定のテストを同時に行えるよう
にしたことを特徴とする。
【0011】本発明において、前記各最終段のフリップ
フロップのうち第1の最終段のフリップフロップの出力
を、第2の最終段のフリップフロップのテスト入力に接
続し、前記第2の最終段のフリップフロップの出力を、
第3の最終段のフリップフロップのテスト入力に接続し
て、順次前記各最終段のフリップフロップが全て連続し
てテスト入力を介して接続されるようにでき、また第2
の最終段のフリップフロップのテスト入力に接続し、第
3の最終段のフリップフロップの出力を、第4の最終段
のフリップフロップのテスト入力に接続して、順次前記
各最終段のフリップフロップがグループ毎に連続してテ
スト入力を介して接続されるようにできる。
フロップのうち第1の最終段のフリップフロップの出力
を、第2の最終段のフリップフロップのテスト入力に接
続し、前記第2の最終段のフリップフロップの出力を、
第3の最終段のフリップフロップのテスト入力に接続し
て、順次前記各最終段のフリップフロップが全て連続し
てテスト入力を介して接続されるようにでき、また第2
の最終段のフリップフロップのテスト入力に接続し、第
3の最終段のフリップフロップの出力を、第4の最終段
のフリップフロップのテスト入力に接続して、順次前記
各最終段のフリップフロップがグループ毎に連続してテ
スト入力を介して接続されるようにできる。
【0012】さらに、本発明において、前記各最終段の
フリップフロップのうち第1の最終段のフリップフロッ
プの出力を、第2の最終段のフリップフロップのテスト
入力に接続し、最後に残った最終段のフリップフロップ
の出力を、前記第1の最終段のフリップフロップのテス
ト入力に接続することにより、前記前記各最終段のフリ
ップフロップをリセットするだけでテストを実施し前記
テスト入力を不要とすることもでき、また前記各最終段
のフリップフロップのうち前段の最終段のフリップフロ
ップの反転出力を、インバータを介して後段の最終段の
フリップフロップのテスト入力に接続するようにするこ
ともできる。
フリップフロップのうち第1の最終段のフリップフロッ
プの出力を、第2の最終段のフリップフロップのテスト
入力に接続し、最後に残った最終段のフリップフロップ
の出力を、前記第1の最終段のフリップフロップのテス
ト入力に接続することにより、前記前記各最終段のフリ
ップフロップをリセットするだけでテストを実施し前記
テスト入力を不要とすることもでき、また前記各最終段
のフリップフロップのうち前段の最終段のフリップフロ
ップの反転出力を、インバータを介して後段の最終段の
フリップフロップのテスト入力に接続するようにするこ
ともできる。
【0013】
【発明の実施の形態】次に本発明の実施形態を図面によ
り説明する。図1は本発明の一実施形態を説明する回路
図である。本実施形態も、ロジックLSI等の出力遅延
時間を測定するテスト回路として、最終段のフリッププ
ロップ21〜23…に対して各出力遅延時間を測定する
回路となっている。この回路も、従来例の同様に、通常
入力端子10からの通常動作時に用いられる通常パスと
テスト用パスとをテストモ−ド端子90からのテストモ
−ド信号に従って選択するセレクタ11〜13…と、こ
れらセレクタ11〜13…の出力を入力する最終段のフ
リッププロップ21〜23…と、これら最終段のフリッ
ププロップ21〜23…のQ出力を入力し出力端子41
〜43…にそれぞれ出力するIOバッファ31〜33…
とから構成されるが、そのテスト入力の接続方法に特徴
がある。
り説明する。図1は本発明の一実施形態を説明する回路
図である。本実施形態も、ロジックLSI等の出力遅延
時間を測定するテスト回路として、最終段のフリッププ
ロップ21〜23…に対して各出力遅延時間を測定する
回路となっている。この回路も、従来例の同様に、通常
入力端子10からの通常動作時に用いられる通常パスと
テスト用パスとをテストモ−ド端子90からのテストモ
−ド信号に従って選択するセレクタ11〜13…と、こ
れらセレクタ11〜13…の出力を入力する最終段のフ
リッププロップ21〜23…と、これら最終段のフリッ
ププロップ21〜23…のQ出力を入力し出力端子41
〜43…にそれぞれ出力するIOバッファ31〜33…
とから構成されるが、そのテスト入力の接続方法に特徴
がある。
【0014】すなわち、1個のテスト入力端子80から
のテスト信号をセレクタ11の一方に入力し、各最終段
のフリップフロップ21〜23のうち第1の最終段のフ
リップフロップ21の出力を、第2の最終段のフリップ
フロップ22のテストパス(net1)51として接続
するように、次のセレクタ12の一方に入力して、この
第2の最終段のフリップフロップの出力を、第3の最終
段のフリップフロップのテストパス(net2)52と
して接続するように、次のセレクタ13の一方に入力
し、順次テストパスを接続して全部の最終段のフリップ
フロップが前段の最終段のフリップフロップのテスト出
力と接続され、各最終段のフリップフロップが全て連続
してテストパスを介して接続される。
のテスト信号をセレクタ11の一方に入力し、各最終段
のフリップフロップ21〜23のうち第1の最終段のフ
リップフロップ21の出力を、第2の最終段のフリップ
フロップ22のテストパス(net1)51として接続
するように、次のセレクタ12の一方に入力して、この
第2の最終段のフリップフロップの出力を、第3の最終
段のフリップフロップのテストパス(net2)52と
して接続するように、次のセレクタ13の一方に入力
し、順次テストパスを接続して全部の最終段のフリップ
フロップが前段の最終段のフリップフロップのテスト出
力と接続され、各最終段のフリップフロップが全て連続
してテストパスを介して接続される。
【0015】つまり、出力端子41に出力する最終段の
フリップフロップ21のデータ入力側に通常パスとテス
トパス(テスト入力)を選択するセレクタ11が接続さ
れ、フリップフロップ21のQ出力をテストパス(ne
t1)とし、出力端子42に出力する最終段のフリップ
フロップ22の入力側に通常パスとテストパス(net
1)を選択するセレクタ12に接続され、同様にフリッ
プフロップ22のQ出力(net2)をフリップフロッ
プ23に接続されているセレクタ13のテストパス側に
接続するというように、全ての出力端子分が配線され、
つまり各セレクタ11〜13をテストパス側にするテス
ト時には、フリップフロップ21〜23…がシフトレジ
スタになるような構成となっている。
フリップフロップ21のデータ入力側に通常パスとテス
トパス(テスト入力)を選択するセレクタ11が接続さ
れ、フリップフロップ21のQ出力をテストパス(ne
t1)とし、出力端子42に出力する最終段のフリップ
フロップ22の入力側に通常パスとテストパス(net
1)を選択するセレクタ12に接続され、同様にフリッ
プフロップ22のQ出力(net2)をフリップフロッ
プ23に接続されているセレクタ13のテストパス側に
接続するというように、全ての出力端子分が配線され、
つまり各セレクタ11〜13をテストパス側にするテス
ト時には、フリップフロップ21〜23…がシフトレジ
スタになるような構成となっている。
【0016】次に、本実施形態の動作につき説明する。
図2は図1の動作を立上り動作時で説明するタミング図
である。本実施形態の出力遅延時間の測定方法は、まず
セレクタ11〜l3…をテストパス側に切り替える。テ
スト信号が、クロックに同期して“LからH”の(立上
り)変化の遅延時間を測定する場合には、まずフリップ
フロップ21〜23…にリセット信号を入力し、出力レ
ベルを“L”レベルにしておく。
図2は図1の動作を立上り動作時で説明するタミング図
である。本実施形態の出力遅延時間の測定方法は、まず
セレクタ11〜l3…をテストパス側に切り替える。テ
スト信号が、クロックに同期して“LからH”の(立上
り)変化の遅延時間を測定する場合には、まずフリップ
フロップ21〜23…にリセット信号を入力し、出力レ
ベルを“L”レベルにしておく。
【0017】次にテスト入力端子10からのテスト信号
として“H”レベルを入力することにより、クロックに
同期してフリップフロップ21〜23…は順次“H”レ
ベルに変化していく。この一連のレベル変化を出力端子
41〜43…のレベルをテスターによってサンプリング
することにより、全ての出力端子の“LからH”の立上
り変化の遅延時間が測定可能となる。
として“H”レベルを入力することにより、クロックに
同期してフリップフロップ21〜23…は順次“H”レ
ベルに変化していく。この一連のレベル変化を出力端子
41〜43…のレベルをテスターによってサンプリング
することにより、全ての出力端子の“LからH”の立上
り変化の遅延時間が測定可能となる。
【0018】なお、各出力遅延時間の測定は、図2にお
いて、各クロックの立上りt1,t2,t3からの遅延
時間を測定すれば、各出力遅延時間T1,T2,T3が
それぞれ出力端子41,42,43からの出力遅延時間
となる。
いて、各クロックの立上りt1,t2,t3からの遅延
時間を測定すれば、各出力遅延時間T1,T2,T3が
それぞれ出力端子41,42,43からの出力遅延時間
となる。
【0019】次に、図3は図1の動作を立下り動作時で
説明するタイミング図である。テスト信号として“Hか
らL”の(立下り)変化の遅延時間を測定する場合は、
同様に、フリップフロップ21〜23…に、テスト入力
信号を“H”レベルにしてセット信号を入力し、その出
力状態を“H”レベルにしておき、次にテスト入力信号
を“L”に変更することにより、クロックに同期してフ
リップフロップ21〜23…は順次“L”レベルに変化
していくことをサンプリングする事により、測定可能と
なる。
説明するタイミング図である。テスト信号として“Hか
らL”の(立下り)変化の遅延時間を測定する場合は、
同様に、フリップフロップ21〜23…に、テスト入力
信号を“H”レベルにしてセット信号を入力し、その出
力状態を“H”レベルにしておき、次にテスト入力信号
を“L”に変更することにより、クロックに同期してフ
リップフロップ21〜23…は順次“L”レベルに変化
していくことをサンプリングする事により、測定可能と
なる。
【0020】なお、各出力遅延時間の測定は、図3にお
いて、各クロックの立上りt11,t12,t13から
の遅延時間を測定すれば、各出力遅延時間T11,T1
2,T13がそれぞれ出力端子41,42,43からの
出力遅延時間となる。
いて、各クロックの立上りt11,t12,t13から
の遅延時間を測定すれば、各出力遅延時間T11,T1
2,T13がそれぞれ出力端子41,42,43からの
出力遅延時間となる。
【0021】このように、本実施形態では、以下の3段
階の設定を入力するだけで、出力遅延時間な測定が可能
なる。(1)テストモードに切り替える(セレクタをテ
ストパス側に切り替える)。(2)測定する出力端子の
最終段のフリップフロップにセットまたはリセットをか
ける。(3)テスト入力に“H”または“L”を入力す
る。
階の設定を入力するだけで、出力遅延時間な測定が可能
なる。(1)テストモードに切り替える(セレクタをテ
ストパス側に切り替える)。(2)測定する出力端子の
最終段のフリップフロップにセットまたはリセットをか
ける。(3)テスト入力に“H”または“L”を入力す
る。
【0022】また、図3のように、テストモード設定期
間は出力端子数によらず、一定であり(4クロックだ
け)、測定期間は1クロック毎に1端子を測定していく
ので、測定期間のトータルクロック数は、出力端子数と
一致する。従って、出力端子が多い場合でも、テストパ
ターン数の増大の影響があまり無い。
間は出力端子数によらず、一定であり(4クロックだ
け)、測定期間は1クロック毎に1端子を測定していく
ので、測定期間のトータルクロック数は、出力端子数と
一致する。従って、出力端子が多い場合でも、テストパ
ターン数の増大の影響があまり無い。
【0023】このように、本実施形態によれば、従来測
定端子ごとにテスタでの判定を行える測定ポイントを入
力パターンで作成していたが、出力遅延時間を測定する
ためのパターン作成時間を大幅に工数削減できる。
定端子ごとにテスタでの判定を行える測定ポイントを入
力パターンで作成していたが、出力遅延時間を測定する
ためのパターン作成時間を大幅に工数削減できる。
【0024】本発明の基本的構成は上記の通りである
が、挿入するテスト回路が出力遅延時間に影響を与えな
い場合の本発明の第2の実施形態を図4の回路図に示
す。図4において、フリップフロップ21のQB出力に
インバータ61を接続し、このインバータ61の出力を
テストパス51とし、次段のセレクタ12にテストパス
51を接続している。図1では、テストパス51はフリ
ップフロップ21のQ出力とIOバッファ31の間に接
続するため、テストパス51の配線容量やセレクタ12
の入力負荷等の影響で、テスト回路を付加する事によっ
て、出力端子41の出力遅延時間を増大させてしまって
いるが、本実施形態では、これらの影響が取り除かれて
おり、すなわち、フリップフロップ21とIOバッファ
31との間の通常パスにはテスト回路の配線容量等が生
じないため、出力遅延時間を増大させることは無い。
が、挿入するテスト回路が出力遅延時間に影響を与えな
い場合の本発明の第2の実施形態を図4の回路図に示
す。図4において、フリップフロップ21のQB出力に
インバータ61を接続し、このインバータ61の出力を
テストパス51とし、次段のセレクタ12にテストパス
51を接続している。図1では、テストパス51はフリ
ップフロップ21のQ出力とIOバッファ31の間に接
続するため、テストパス51の配線容量やセレクタ12
の入力負荷等の影響で、テスト回路を付加する事によっ
て、出力端子41の出力遅延時間を増大させてしまって
いるが、本実施形態では、これらの影響が取り除かれて
おり、すなわち、フリップフロップ21とIOバッファ
31との間の通常パスにはテスト回路の配線容量等が生
じないため、出力遅延時間を増大させることは無い。
【0025】本発明の別の第3の実施形態として、最終
段のフリップフロップを1つのシフトレジスタ構成とせ
ずに、分割されたシフトレジスタグループの構成にする
ものを図5の回路図に示す。本実施形態は、テストパタ
ーン数のさらなる削減を目的としたものである。図4の
構成では、テストパス53は次段のセレクタ14に接続
される構成であったが、図5の構成では、セレクタl4
に接続されるテストパス53はテスト入力端子80から
のテスト入力1としている。本実施形態では、図4で6
段のシフトレジスタ構成であったのを、3段づつのシフ
トレジスタを2つもつ構成に変えたものとしている。
段のフリップフロップを1つのシフトレジスタ構成とせ
ずに、分割されたシフトレジスタグループの構成にする
ものを図5の回路図に示す。本実施形態は、テストパタ
ーン数のさらなる削減を目的としたものである。図4の
構成では、テストパス53は次段のセレクタ14に接続
される構成であったが、図5の構成では、セレクタl4
に接続されるテストパス53はテスト入力端子80から
のテスト入力1としている。本実施形態では、図4で6
段のシフトレジスタ構成であったのを、3段づつのシフ
トレジスタを2つもつ構成に変えたものとしている。
【0026】このような構成に変えることにより、1つ
のシフトレジスタ構成では、測定期間が、1クロック×
6端子(PAD1〜PAD6)=6クロック を必要と
していたが、本実施形態の構成にすることにより、1ク
ロック×6端子/2=3クロック で済むことになる。
のシフトレジスタ構成では、測定期間が、1クロック×
6端子(PAD1〜PAD6)=6クロック を必要と
していたが、本実施形態の構成にすることにより、1ク
ロック×6端子/2=3クロック で済むことになる。
【0027】また、この分割するシフトレジスタ数は2
つとは限られる訳ではなく、何分割しても良い。従っ
て、出力端子数N、分割数Mとすると、測定期間に要す
るクロック数は、1クロック×N端子/M=N/Mクロ
ック となる。
つとは限られる訳ではなく、何分割しても良い。従っ
て、出力端子数N、分割数Mとすると、測定期間に要す
るクロック数は、1クロック×N端子/M=N/Mクロ
ック となる。
【0028】本発明のさらに他の第4の実施例として、
テストモードに切り替えるのみで、出力遅延時間の立上
り・立下りを測定できる、言い換えるとテスト入力が不
要である構成を図6の回路図に示す。図4では、セレク
タ11にはテスト入力端子80からのテスト入力1を接
続していたが、図6ではシフトレジスタ構成で接続され
ている最後の出力端子4xのフリップフロップ2xのQ
B出力を、テストパス5xとしてセレクタ11の一方の
入力に接続している。従って、テスト入力1を不要とし
た構成になっている。
テストモードに切り替えるのみで、出力遅延時間の立上
り・立下りを測定できる、言い換えるとテスト入力が不
要である構成を図6の回路図に示す。図4では、セレク
タ11にはテスト入力端子80からのテスト入力1を接
続していたが、図6ではシフトレジスタ構成で接続され
ている最後の出力端子4xのフリップフロップ2xのQ
B出力を、テストパス5xとしてセレクタ11の一方の
入力に接続している。従って、テスト入力1を不要とし
た構成になっている。
【0029】図6の動作を説明するタイミング図である
図7により、本実施形態の動作を説明する。まずセレク
タ11,12……セレクタ1xをテストモード側に切替
え、リセット信号を入力する。このことにより、フリッ
プフロップ2xを含むフリップフロップ全体が初期化さ
れ、フリップフロップ2xのQB出力は、テストパス5
xは“H”レベルとなり、テストモード設定期間は終了
となる。その後、出力端子41,42…出力端子4x
と、テストパス5xの“H”レベルが伝搬されていき、
それぞれの端子の立上り出力遅延時間を測定する。最後
に出力端子4xが“H”レベルになると、フリップフロ
ップ2xのQB出力(netx)は“L”レベルとな
り、今度は出力端子41,42…出力端子4xには
“L”レベルが伝搬されていくため、それぞれの端子の
立下り出力遅延時間が測定可能となる。
図7により、本実施形態の動作を説明する。まずセレク
タ11,12……セレクタ1xをテストモード側に切替
え、リセット信号を入力する。このことにより、フリッ
プフロップ2xを含むフリップフロップ全体が初期化さ
れ、フリップフロップ2xのQB出力は、テストパス5
xは“H”レベルとなり、テストモード設定期間は終了
となる。その後、出力端子41,42…出力端子4x
と、テストパス5xの“H”レベルが伝搬されていき、
それぞれの端子の立上り出力遅延時間を測定する。最後
に出力端子4xが“H”レベルになると、フリップフロ
ップ2xのQB出力(netx)は“L”レベルとな
り、今度は出力端子41,42…出力端子4xには
“L”レベルが伝搬されていくため、それぞれの端子の
立下り出力遅延時間が測定可能となる。
【0030】この場合の出力遅延時間の測定は、図7に
示すように、各クロックの立上りt11,t12,t1
3からの遅延時間を測定すれば、各出力遅延時間T1
1,T12,T13がそれぞれ出力端子41,42,4
3からの立上り時の出力遅延時間となり、各クロックの
立上りt11,t12,t13からの遅延時間を測定す
れば、各出力遅延時間T11,T12,T13がそれぞ
れ出力端子41,42,43からの立下り時の出力遅延
時間となる。
示すように、各クロックの立上りt11,t12,t1
3からの遅延時間を測定すれば、各出力遅延時間T1
1,T12,T13がそれぞれ出力端子41,42,4
3からの立上り時の出力遅延時間となり、各クロックの
立上りt11,t12,t13からの遅延時間を測定す
れば、各出力遅延時間T11,T12,T13がそれぞ
れ出力端子41,42,43からの立下り時の出力遅延
時間となる。
【0031】従って、本実施形態の構成であるとテスト
入力が不要であるため、テスト入力端子の割当てが要ら
なきなり、また出力端子の最終段のフリップフロップの
セット入力が不要となりリセット入力のみで動作できる
という効果がある。
入力が不要であるため、テスト入力端子の割当てが要ら
なきなり、また出力端子の最終段のフリップフロップの
セット入力が不要となりリセット入力のみで動作できる
という効果がある。
【0032】
【発明の効果】以上説明したように、本発明によれば、
出力遅延時間を測定するためのパターン作成時間の工数
を大幅に削減できるという大きな効果がある。また、従
来技術では、測定端子ごとにテスタでの判定を行える測
定ポイントを入力パターンで作り出していたが、本発明
では、以下の3段階の設定を入力すれば良いという簡単
な構成となっている。(1)テストモードに切り替える
(セレクタをテストパス側に切り替える)。(2)測定
する出力端子の最終段のフリップフロップにセットまた
はリセットをかける。(3)テスト入力に“H”または
“L”を入力する。
出力遅延時間を測定するためのパターン作成時間の工数
を大幅に削減できるという大きな効果がある。また、従
来技術では、測定端子ごとにテスタでの判定を行える測
定ポイントを入力パターンで作り出していたが、本発明
では、以下の3段階の設定を入力すれば良いという簡単
な構成となっている。(1)テストモードに切り替える
(セレクタをテストパス側に切り替える)。(2)測定
する出力端子の最終段のフリップフロップにセットまた
はリセットをかける。(3)テスト入力に“H”または
“L”を入力する。
【0033】また、従来出力遅延時間を測定するための
パターンを作成する者は、内部回路を熟知している設計
者が主であったが、本発明では入力パターンが単純なた
め、内部回路を知らない第三者でもパターンを作成でき
るというメリットがあり、さらに、出力端子が多い場
合、従来では、すべての端子の測定ポイントを網羅する
ためにはテスタでのテストパターン数もその分、大きく
なってしまっていたが、本発明の構成では、図3のよう
に、テストモード設定期間は出力端子数によらず、一定
であり(4クロック)、その測定期間は1クロックに1
端子、測定していくので、測定期間のトータルクロック
数は、出力端子数と一致する。よって出力端子が多い場
合でも、テストパターン数の増大の影響はあまり無い。
また、従来テスト時にテスト回路へテストデータを入力
するには、入力端子、または双方向端子をテスト入力端
子として割り当てなければならないが、本発明の構成で
は、入力データは、図1セレクタl1に入力するテスト
入力1のみで良いため、テスト入力端子の割り当ては1
端子で済むという効果もある。
パターンを作成する者は、内部回路を熟知している設計
者が主であったが、本発明では入力パターンが単純なた
め、内部回路を知らない第三者でもパターンを作成でき
るというメリットがあり、さらに、出力端子が多い場
合、従来では、すべての端子の測定ポイントを網羅する
ためにはテスタでのテストパターン数もその分、大きく
なってしまっていたが、本発明の構成では、図3のよう
に、テストモード設定期間は出力端子数によらず、一定
であり(4クロック)、その測定期間は1クロックに1
端子、測定していくので、測定期間のトータルクロック
数は、出力端子数と一致する。よって出力端子が多い場
合でも、テストパターン数の増大の影響はあまり無い。
また、従来テスト時にテスト回路へテストデータを入力
するには、入力端子、または双方向端子をテスト入力端
子として割り当てなければならないが、本発明の構成で
は、入力データは、図1セレクタl1に入力するテスト
入力1のみで良いため、テスト入力端子の割り当ては1
端子で済むという効果もある。
【図1】本発明の第1の実施形態を説明する回路図であ
る。
る。
【図2】図1の動作を立上りの入力時に説明するタイミ
ング図である。
ング図である。
【図3】図1の動作を立下りの入力時に説明するタイミ
ング図である。
ング図である。
【図4】本発明の第2の実施形態を説明する回路図であ
る。
る。
【図5】本発明の第3の実施形態を説明する回路図であ
る。
る。
【図6】本発明の第4の実施形態を説明する回路図であ
る。
る。
【図7】図6の動作を立上りの入力時に説明するタイミ
ング図である。
ング図である。
【図8】従来例の出力遅延時間測定用テスト回路を説明
する回路図である。
する回路図である。
10 通常入力端子 11、12、……16、1x セレクタ 21、22、……26、2x 最終段のフリッププロ
ップ 31、32、……36、3x IOバッファ 41、42、……46、4x 出力端子 51、52、……56、5x テストパス(net
1,2,3…x) 61、62、……66、6x インバータ 41、42、……46、4x 出力端子 71〜73 バッファ 80、81〜83 テスト入力端子 90 テストモ−ド入力端子
ップ 31、32、……36、3x IOバッファ 41、42、……46、4x 出力端子 51、52、……56、5x テストパス(net
1,2,3…x) 61、62、……66、6x インバータ 41、42、……46、4x 出力端子 71〜73 バッファ 80、81〜83 テスト入力端子 90 テストモ−ド入力端子
Claims (7)
- 【請求項1】 測定対象となる集積回路が、この集積回
路の各出力端子にそれぞれ接続される第1から第Nまで
の最終段のフリップフロップを有し、これら最終段のフ
リップフロップの各入力回路にそれぞれ通常動作時のデ
ータ入力またはテスト時のテスト入力が切替えられて入
力されるものとし、この集積回路のAC特性の出力遅延
時間をテスターで測定する出力遅延時間測定用テスト方
法において、前記各最終段のフリップフロップのデータ
入力側を、前記テスト入力に切替えると共に、これらテ
スト入力は、前記第1の最終段のフリップフロップの出
力を、第2の最終段のフリップフロップのテスト入力に
接続し、同様に前記第N−1の最終段のフリップフロッ
プの出力を、前記第Nの最終段のフリップフロップのテ
スト入力に接続して、前記各最終段のフリップフロップ
が全て連続してテスト入力を介して接続されるように
し、前記第1の最終段のフリップフロップのテスト入力
がオンまたはオフされるテスト信号のみを供給して、測
定対象の前記各出力端子のすべてに出力遅延時間測定の
テストを同時に行うことを特徴とする出力遅延時間測定
用テスト方法。 - 【請求項2】 出力遅延時間測定のテストは、集積回路
をテストモードとし、測定対象となる各最終段のフリッ
プフロップをリセットした時には、テスト入力にハイレ
ベルを供給し、または前記各最終段のフリップフロップ
をハイレベルにセットした時には、前記テスト入力にロ
ーレベルを供給することにより、各出力端子に出力され
る各クロックとのずれをそれぞれ出力遅延時間として測
定する請求項1記載の出力遅延時間測定用テスト方法。 - 【請求項3】 測定対象となる集積回路が、この集積回
路の各出力端子にそれぞれ接続される第1から第Nまで
の最終段のフリップフロップを有し、これら最終段のフ
リップフロップの各入力回路にそれぞれ通常動作時のデ
ータ入力またはテスト時のテスト入力が切替えられて入
力されるものとし、この集積回路のAC特性の出力遅延
時間がテスターで測定できるようにした出力延時間測定
用テスト回路において、前記各最終段のフリップフロッ
プのデータ入力側を、テスト時にテスト入力を供給する
セレクタをそれぞれ設け、前記各最終段のフリップフロ
ップのうち第1の最終段のフリップフロップの出力を、
第2の最終段のフリップフロップのテスト入力に接続
し、同様に前記第N−1の最終段のフリップフロップの
出力を、前記第Nの最終段のフリップフロップのテスト
入力に接続して、前記第1の最終段のフリップフロップ
のテスト入力がオンまたはオフされるテスト信号のみに
より、測定対象の前記各出力端子のすべてに出力遅延時
間測定のテストを同時に行えるようにしたことを特徴と
する出力遅延時間測定用テスト回路。 - 【請求項4】 前記各最終段のフリップフロップのうち
第1の最終段のフリップフロップの出力を、第2の最終
段のフリップフロップのテスト入力に接続し、前記第2
の最終段のフリップフロップの出力を、第3の最終段の
フリップフロップのテスト入力に接続して、順次前記各
最終段のフリップフロップが全て連続してテスト入力を
介して接続されるようにした請求項3記載の出力遅延時
間測定用テスト回路。 - 【請求項5】 前記各最終段のフリップフロップのうち
第1の最終段のフリップフロップの出力を、第2の最終
段のフリップフロップのテスト入力に接続し、第3の最
終段のフリップフロップの出力を、第4の最終段のフリ
ップフロップのテスト入力に接続して、順次前記各最終
段のフリップフロップがグループ毎に連続してテスト入
力を介して接続されるようにした請求項3記載の出力遅
延時間測定用テスト回路。 - 【請求項6】 前記各最終段のフリップフロップのうち
第1の最終段のフリップフロップの出力を、第2の最終
段のフリップフロップのテスト入力に接続し、最後に残
った最終段のフリップフロップの出力を、前記第1の最
終段のフリップフロップのテスト入力に接続することに
より、前記前記各最終段のフリップフロップをリセット
するだけでテストを実施し前記テスト入力を不要とした
請求項3記載の出力遅延時間測定用テスト回路。 - 【請求項7】 前記各最終段のフリップフロップのうち
前段の最終段のフリップフロップの反転出力を、第1の
インバータを介して後段の最終段のフリップフロップの
テスト入力に接続するようにした請求項4,5または6
記載の出力遅延時間測定用テスト回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17361899A JP3246482B2 (ja) | 1999-06-21 | 1999-06-21 | 出力遅延時間測定用テスト方法およびそのテスト回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17361899A JP3246482B2 (ja) | 1999-06-21 | 1999-06-21 | 出力遅延時間測定用テスト方法およびそのテスト回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001004720A JP2001004720A (ja) | 2001-01-12 |
JP3246482B2 true JP3246482B2 (ja) | 2002-01-15 |
Family
ID=15963963
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17361899A Expired - Fee Related JP3246482B2 (ja) | 1999-06-21 | 1999-06-21 | 出力遅延時間測定用テスト方法およびそのテスト回路 |
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Country | Link |
---|---|
JP (1) | JP3246482B2 (ja) |
-
1999
- 1999-06-21 JP JP17361899A patent/JP3246482B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
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JP2001004720A (ja) | 2001-01-12 |
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