JP3246482B2 - 出力遅延時間測定用テスト方法およびそのテスト回路 - Google Patents
出力遅延時間測定用テスト方法およびそのテスト回路Info
- Publication number
- JP3246482B2 JP3246482B2 JP17361899A JP17361899A JP3246482B2 JP 3246482 B2 JP3246482 B2 JP 3246482B2 JP 17361899 A JP17361899 A JP 17361899A JP 17361899 A JP17361899 A JP 17361899A JP 3246482 B2 JP3246482 B2 JP 3246482B2
- Authority
- JP
- Japan
- Prior art keywords
- test
- flip
- flop
- output
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、出力遅延時間測定
用テスト方法およびそのテスト回路に関し、特にロジッ
ク集積回路（ＬＳＩ）等の出力遅延時間を測定する出力
遅延時間測定用テスト方法およびそのテスト回路に関す
る。
用テスト方法およびそのテスト回路に関し、特にロジッ
ク集積回路（ＬＳＩ）等の出力遅延時間を測定する出力
遅延時間測定用テスト方法およびそのテスト回路に関す
る。
【０００２】
【従来の技術】一般に、ロジック集積回路（ＬＳＩ）等
の製品デ−タとして出力段のフリップフロップの出力遅
延時間が掲載されており、この出力遅延時間デ−タを測
定するためのテスト回路が必要である。
の製品デ−タとして出力段のフリップフロップの出力遅
延時間が掲載されており、この出力遅延時間デ−タを測
定するためのテスト回路が必要である。
【０００３】従来のロジック集積回路（ＬＳＩ）等の出
力遅延時間を測定するテスト回路としては、ＡＣ特性用
のテスト回路が挿入されていない場合において、出力端
子の出力レベルを任意に動作させることが困難であるた
め、通常動作において、出力遅延時間を測定するポイン
トを端子ごとに探し出す方法を用いていた。この場合、
通常動作において比較的、頻繁に動作する端子であるな
らば、測定しやすいのであるが、タイマーや表示系の同
期信号のように、動作させるのに、ある程度の時間（パ
ターン）を要す信号である場合には、非常に多くのパタ
ーン数が必要になり、その測定時間もかかっていた。
力遅延時間を測定するテスト回路としては、ＡＣ特性用
のテスト回路が挿入されていない場合において、出力端
子の出力レベルを任意に動作させることが困難であるた
め、通常動作において、出力遅延時間を測定するポイン
トを端子ごとに探し出す方法を用いていた。この場合、
通常動作において比較的、頻繁に動作する端子であるな
らば、測定しやすいのであるが、タイマーや表示系の同
期信号のように、動作させるのに、ある程度の時間（パ
ターン）を要す信号である場合には、非常に多くのパタ
ーン数が必要になり、その測定時間もかかっていた。
【０００４】またＡＣ特性用のテスト回路が挿入されて
いる場合として、例えば図８に示す通り、テスト回路が
用いられることがあった。この回路は、通常入力端子１
０からの通常動作時に用いられる通常パスとテスト用パ
スとをテストモ−ド端子９０からのテストモ−ド信号に
従って選択するセレクタ１１，１２，１３，…と、これ
らセレクタ１１〜１３の出力を入力する最終段のフリッ
ププロップ２１，２２，２３，…と、これら最終段のフ
リッププロップ２１〜２３の出力を入力し出力端子４
１、４２、４３，…にそれぞれ出力するＩＯバッファ３
１、３２、３３，…と、テスト入力端子８１，８２，８
３，…からのテスト信号をそれぞれセレクタ１１〜１３
に出力するバッファ７１，７２，７３，…とから構成さ
れる。
いる場合として、例えば図８に示す通り、テスト回路が
用いられることがあった。この回路は、通常入力端子１
０からの通常動作時に用いられる通常パスとテスト用パ
スとをテストモ−ド端子９０からのテストモ−ド信号に
従って選択するセレクタ１１，１２，１３，…と、これ
らセレクタ１１〜１３の出力を入力する最終段のフリッ
ププロップ２１，２２，２３，…と、これら最終段のフ
リッププロップ２１〜２３の出力を入力し出力端子４
１、４２、４３，…にそれぞれ出力するＩＯバッファ３
１、３２、３３，…と、テスト入力端子８１，８２，８
３，…からのテスト信号をそれぞれセレクタ１１〜１３
に出力するバッファ７１，７２，７３，…とから構成さ
れる。
【０００５】この回路は、ＬＳＩのテスト時に、各出力
端子４１〜４３ごとにテスト入力端子８１〜８３からテ
スト信号を供給して、チェックするように制御してい
た。
端子４１〜４３ごとにテスト入力端子８１〜８３からテ
スト信号を供給して、チェックするように制御してい
た。
【０００６】
【発明が解決しようとする課題】上述した図８の回路に
おいては、テストにより各試験回路の合否を判定させる
ことが可能な入力パターンを端子ごとに作成する必要が
あり、テスト入力端子の割り当て入力パターンの作成が
複雑になると共に、テスト時間もかかり、測定効率が悪
い等の問題があった。
おいては、テストにより各試験回路の合否を判定させる
ことが可能な入力パターンを端子ごとに作成する必要が
あり、テスト入力端子の割り当て入力パターンの作成が
複雑になると共に、テスト時間もかかり、測定効率が悪
い等の問題があった。
【０００７】本発明の目的は、このような問題を解決
し、入力パターンの作成を極めて容易にし、試験時間を
短縮すると共に、測定効率を改善した出力遅延時間測定
用テスト方法およびそのテスト方法および回路を提供す
ることにある。
し、入力パターンの作成を極めて容易にし、試験時間を
短縮すると共に、測定効率を改善した出力遅延時間測定
用テスト方法およびそのテスト方法および回路を提供す
ることにある。
【０００８】
【課題を解決するための手段】本発明の第１の構成は、
測定対象となる集積回路が、この集積回路の各出力端子
にそれぞれ接続される第１から第Ｎまでの最終段のフリ
ップフロップを有し、これら最終段のフリップフロップ
の各入力回路にそれぞれ通常動作時のデータ入力または
テスト時のテスト入力が切替えられて入力されるものと
し、この集積回路のＡＣ特性の出力遅延時間をテスター
で測定する出力遅延時間測定用テスト方法において、前
記各最終段のフリップフロップのデータ入力側を、前記
テスト入力に切替えると共に、これらテスト入力は、前
記第１の最終段のフリップフロップの出力を、第２の最
終段のフリップフロップのテスト入力に接続し、同様に
前記第Ｎ−１の最終段のフリップフロップの出力を、前
記第Ｎの最終段のフリップフロップのテスト入力に接続
して、前記各最終段のフリップフロップが全て連続して
テスト入力を介して接続されるようにし、前記第１の最
終段のフリップフロップのテスト入力がオンまたはオフ
されるテスト信号のみを供給して、測定対象の前記各出
力端子のすべてに出力遅延時間測定のテストを同時に行
うことを特徴とする。
測定対象となる集積回路が、この集積回路の各出力端子
にそれぞれ接続される第１から第Ｎまでの最終段のフリ
ップフロップを有し、これら最終段のフリップフロップ
の各入力回路にそれぞれ通常動作時のデータ入力または
テスト時のテスト入力が切替えられて入力されるものと
し、この集積回路のＡＣ特性の出力遅延時間をテスター
で測定する出力遅延時間測定用テスト方法において、前
記各最終段のフリップフロップのデータ入力側を、前記
テスト入力に切替えると共に、これらテスト入力は、前
記第１の最終段のフリップフロップの出力を、第２の最
終段のフリップフロップのテスト入力に接続し、同様に
前記第Ｎ−１の最終段のフリップフロップの出力を、前
記第Ｎの最終段のフリップフロップのテスト入力に接続
して、前記各最終段のフリップフロップが全て連続して
テスト入力を介して接続されるようにし、前記第１の最
終段のフリップフロップのテスト入力がオンまたはオフ
されるテスト信号のみを供給して、測定対象の前記各出
力端子のすべてに出力遅延時間測定のテストを同時に行
うことを特徴とする。
【０００９】本発明において、出力遅延時間測定のテス
トは、集積回路をテストモードとし、測定対象となる各
最終段のフリップフロップをリセットした時には、テス
ト入力にハイレベルを供給し、または前記各最終段のフ
リップフロップをハイレベルにセットした時には、前記
テスト入力にローレベルを供給して、各出力端子に出力
される各クロックとのずれをそれぞれ出力遅延時間とし
て測定することができる。
トは、集積回路をテストモードとし、測定対象となる各
最終段のフリップフロップをリセットした時には、テス
ト入力にハイレベルを供給し、または前記各最終段のフ
リップフロップをハイレベルにセットした時には、前記
テスト入力にローレベルを供給して、各出力端子に出力
される各クロックとのずれをそれぞれ出力遅延時間とし
て測定することができる。
【００１０】本発明の第２の構成は、測定対象となる集
積回路が、この集積回路の各出力端子にそれぞれ接続さ
れる第１から第Ｎまでの最終段のフリップフロップを有
し、これら最終段のフリップフロップの各入力回路にそ
れぞれ通常動作時のデータ入力またはテスト時のテスト
入力が切替えられて入力されるものとし、この集積回路
のＡＣ特性の出力遅延時間がテスターで測定できるよう
にした出力延時間測定用テスト回路において、前記各最
終段のフリップフロップのデータ入力側を、テスト時に
テスト入力を供給するセレクタをそれぞれ設け、前記各
最終段のフリップフロップのうち第１の最終段のフリッ
プフロップの出力を、第２の最終段のフリップフロップ
のテスト入力に接続し、同様に前記第Ｎ−１の最終段の
フリップフロップの出力を、前記第Ｎの最終段のフリッ
プフロップのテスト入力に接続して、前記第１の最終段
のフリップフロップのテスト入力がオンまたはオフされ
るテスト信号のみにより、測定対象の前記各出力端子の
すべてに出力遅延時間測定のテストを同時に行えるよう
にしたことを特徴とする。
積回路が、この集積回路の各出力端子にそれぞれ接続さ
れる第１から第Ｎまでの最終段のフリップフロップを有
し、これら最終段のフリップフロップの各入力回路にそ
れぞれ通常動作時のデータ入力またはテスト時のテスト
入力が切替えられて入力されるものとし、この集積回路
のＡＣ特性の出力遅延時間がテスターで測定できるよう
にした出力延時間測定用テスト回路において、前記各最
終段のフリップフロップのデータ入力側を、テスト時に
テスト入力を供給するセレクタをそれぞれ設け、前記各
最終段のフリップフロップのうち第１の最終段のフリッ
プフロップの出力を、第２の最終段のフリップフロップ
のテスト入力に接続し、同様に前記第Ｎ−１の最終段の
フリップフロップの出力を、前記第Ｎの最終段のフリッ
プフロップのテスト入力に接続して、前記第１の最終段
のフリップフロップのテスト入力がオンまたはオフされ
るテスト信号のみにより、測定対象の前記各出力端子の
すべてに出力遅延時間測定のテストを同時に行えるよう
にしたことを特徴とする。
【００１１】本発明において、前記各最終段のフリップ
フロップのうち第１の最終段のフリップフロップの出力
を、第２の最終段のフリップフロップのテスト入力に接
続し、前記第２の最終段のフリップフロップの出力を、
第３の最終段のフリップフロップのテスト入力に接続し
て、順次前記各最終段のフリップフロップが全て連続し
てテスト入力を介して接続されるようにでき、また第２
の最終段のフリップフロップのテスト入力に接続し、第
３の最終段のフリップフロップの出力を、第４の最終段
のフリップフロップのテスト入力に接続して、順次前記
各最終段のフリップフロップがグループ毎に連続してテ
スト入力を介して接続されるようにできる。
フロップのうち第１の最終段のフリップフロップの出力
を、第２の最終段のフリップフロップのテスト入力に接
続し、前記第２の最終段のフリップフロップの出力を、
第３の最終段のフリップフロップのテスト入力に接続し
て、順次前記各最終段のフリップフロップが全て連続し
てテスト入力を介して接続されるようにでき、また第２
の最終段のフリップフロップのテスト入力に接続し、第
３の最終段のフリップフロップの出力を、第４の最終段
のフリップフロップのテスト入力に接続して、順次前記
各最終段のフリップフロップがグループ毎に連続してテ
スト入力を介して接続されるようにできる。
【００１２】さらに、本発明において、前記各最終段の
フリップフロップのうち第１の最終段のフリップフロッ
プの出力を、第２の最終段のフリップフロップのテスト
入力に接続し、最後に残った最終段のフリップフロップ
の出力を、前記第１の最終段のフリップフロップのテス
ト入力に接続することにより、前記前記各最終段のフリ
ップフロップをリセットするだけでテストを実施し前記
テスト入力を不要とすることもでき、また前記各最終段
のフリップフロップのうち前段の最終段のフリップフロ
ップの反転出力を、インバータを介して後段の最終段の
フリップフロップのテスト入力に接続するようにするこ
ともできる。
フリップフロップのうち第１の最終段のフリップフロッ
プの出力を、第２の最終段のフリップフロップのテスト
入力に接続し、最後に残った最終段のフリップフロップ
の出力を、前記第１の最終段のフリップフロップのテス
ト入力に接続することにより、前記前記各最終段のフリ
ップフロップをリセットするだけでテストを実施し前記
テスト入力を不要とすることもでき、また前記各最終段
のフリップフロップのうち前段の最終段のフリップフロ
ップの反転出力を、インバータを介して後段の最終段の
フリップフロップのテスト入力に接続するようにするこ
ともできる。
【００１３】
【発明の実施の形態】次に本発明の実施形態を図面によ
り説明する。図１は本発明の一実施形態を説明する回路
図である。本実施形態も、ロジックＬＳＩ等の出力遅延
時間を測定するテスト回路として、最終段のフリッププ
ロップ２１〜２３…に対して各出力遅延時間を測定する
回路となっている。この回路も、従来例の同様に、通常
入力端子１０からの通常動作時に用いられる通常パスと
テスト用パスとをテストモ−ド端子９０からのテストモ
−ド信号に従って選択するセレクタ１１〜１３…と、こ
れらセレクタ１１〜１３…の出力を入力する最終段のフ
リッププロップ２１〜２３…と、これら最終段のフリッ
ププロップ２１〜２３…のＱ出力を入力し出力端子４１
〜４３…にそれぞれ出力するＩＯバッファ３１〜３３…
とから構成されるが、そのテスト入力の接続方法に特徴
がある。
り説明する。図１は本発明の一実施形態を説明する回路
図である。本実施形態も、ロジックＬＳＩ等の出力遅延
時間を測定するテスト回路として、最終段のフリッププ
ロップ２１〜２３…に対して各出力遅延時間を測定する
回路となっている。この回路も、従来例の同様に、通常
入力端子１０からの通常動作時に用いられる通常パスと
テスト用パスとをテストモ−ド端子９０からのテストモ
−ド信号に従って選択するセレクタ１１〜１３…と、こ
れらセレクタ１１〜１３…の出力を入力する最終段のフ
リッププロップ２１〜２３…と、これら最終段のフリッ
ププロップ２１〜２３…のＱ出力を入力し出力端子４１
〜４３…にそれぞれ出力するＩＯバッファ３１〜３３…
とから構成されるが、そのテスト入力の接続方法に特徴
がある。
【００１４】すなわち、１個のテスト入力端子８０から
のテスト信号をセレクタ１１の一方に入力し、各最終段
のフリップフロップ２１〜２３のうち第１の最終段のフ
リップフロップ２１の出力を、第２の最終段のフリップ
フロップ２２のテストパス（ｎｅｔ１）５１として接続
するように、次のセレクタ１２の一方に入力して、この
第２の最終段のフリップフロップの出力を、第３の最終
段のフリップフロップのテストパス（ｎｅｔ２）５２と
して接続するように、次のセレクタ１３の一方に入力
し、順次テストパスを接続して全部の最終段のフリップ
フロップが前段の最終段のフリップフロップのテスト出
力と接続され、各最終段のフリップフロップが全て連続
してテストパスを介して接続される。
のテスト信号をセレクタ１１の一方に入力し、各最終段
のフリップフロップ２１〜２３のうち第１の最終段のフ
リップフロップ２１の出力を、第２の最終段のフリップ
フロップ２２のテストパス（ｎｅｔ１）５１として接続
するように、次のセレクタ１２の一方に入力して、この
第２の最終段のフリップフロップの出力を、第３の最終
段のフリップフロップのテストパス（ｎｅｔ２）５２と
して接続するように、次のセレクタ１３の一方に入力
し、順次テストパスを接続して全部の最終段のフリップ
フロップが前段の最終段のフリップフロップのテスト出
力と接続され、各最終段のフリップフロップが全て連続
してテストパスを介して接続される。
【００１５】つまり、出力端子４１に出力する最終段の
フリップフロップ２１のデータ入力側に通常パスとテス
トパス（テスト入力）を選択するセレクタ１１が接続さ
れ、フリップフロップ２１のＱ出力をテストパス（ｎｅ
ｔ１）とし、出力端子４２に出力する最終段のフリップ
フロップ２２の入力側に通常パスとテストパス（ｎｅｔ
１）を選択するセレクタ１２に接続され、同様にフリッ
プフロップ２２のＱ出力（ｎｅｔ２）をフリップフロッ
プ２３に接続されているセレクタ１３のテストパス側に
接続するというように、全ての出力端子分が配線され、
つまり各セレクタ１１〜１３をテストパス側にするテス
ト時には、フリップフロップ２１〜２３…がシフトレジ
スタになるような構成となっている。
フリップフロップ２１のデータ入力側に通常パスとテス
トパス（テスト入力）を選択するセレクタ１１が接続さ
れ、フリップフロップ２１のＱ出力をテストパス（ｎｅ
ｔ１）とし、出力端子４２に出力する最終段のフリップ
フロップ２２の入力側に通常パスとテストパス（ｎｅｔ
１）を選択するセレクタ１２に接続され、同様にフリッ
プフロップ２２のＱ出力（ｎｅｔ２）をフリップフロッ
プ２３に接続されているセレクタ１３のテストパス側に
接続するというように、全ての出力端子分が配線され、
つまり各セレクタ１１〜１３をテストパス側にするテス
ト時には、フリップフロップ２１〜２３…がシフトレジ
スタになるような構成となっている。
【００１６】次に、本実施形態の動作につき説明する。
図２は図１の動作を立上り動作時で説明するタミング図
である。本実施形態の出力遅延時間の測定方法は、まず
セレクタ１１〜ｌ３…をテストパス側に切り替える。テ
スト信号が、クロックに同期して“ＬからＨ”の（立上
り）変化の遅延時間を測定する場合には、まずフリップ
フロップ２１〜２３…にリセット信号を入力し、出力レ
ベルを“Ｌ”レベルにしておく。
図２は図１の動作を立上り動作時で説明するタミング図
である。本実施形態の出力遅延時間の測定方法は、まず
セレクタ１１〜ｌ３…をテストパス側に切り替える。テ
スト信号が、クロックに同期して“ＬからＨ”の（立上
り）変化の遅延時間を測定する場合には、まずフリップ
フロップ２１〜２３…にリセット信号を入力し、出力レ
ベルを“Ｌ”レベルにしておく。
【００１７】次にテスト入力端子１０からのテスト信号
として“Ｈ”レベルを入力することにより、クロックに
同期してフリップフロップ２１〜２３…は順次“Ｈ”レ
ベルに変化していく。この一連のレベル変化を出力端子
４１〜４３…のレベルをテスターによってサンプリング
することにより、全ての出力端子の“ＬからＨ”の立上
り変化の遅延時間が測定可能となる。
として“Ｈ”レベルを入力することにより、クロックに
同期してフリップフロップ２１〜２３…は順次“Ｈ”レ
ベルに変化していく。この一連のレベル変化を出力端子
４１〜４３…のレベルをテスターによってサンプリング
することにより、全ての出力端子の“ＬからＨ”の立上
り変化の遅延時間が測定可能となる。
【００１８】なお、各出力遅延時間の測定は、図２にお
いて、各クロックの立上りｔ１，ｔ２，ｔ３からの遅延
時間を測定すれば、各出力遅延時間Ｔ１，Ｔ２，Ｔ３が
それぞれ出力端子４１，４２，４３からの出力遅延時間
となる。
いて、各クロックの立上りｔ１，ｔ２，ｔ３からの遅延
時間を測定すれば、各出力遅延時間Ｔ１，Ｔ２，Ｔ３が
それぞれ出力端子４１，４２，４３からの出力遅延時間
となる。
【００１９】次に、図３は図１の動作を立下り動作時で
説明するタイミング図である。テスト信号として“Ｈか
らＬ”の（立下り）変化の遅延時間を測定する場合は、
同様に、フリップフロップ２１〜２３…に、テスト入力
信号を“Ｈ”レベルにしてセット信号を入力し、その出
力状態を“Ｈ”レベルにしておき、次にテスト入力信号
を“Ｌ”に変更することにより、クロックに同期してフ
リップフロップ２１〜２３…は順次“Ｌ”レベルに変化
していくことをサンプリングする事により、測定可能と
なる。
説明するタイミング図である。テスト信号として“Ｈか
らＬ”の（立下り）変化の遅延時間を測定する場合は、
同様に、フリップフロップ２１〜２３…に、テスト入力
信号を“Ｈ”レベルにしてセット信号を入力し、その出
力状態を“Ｈ”レベルにしておき、次にテスト入力信号
を“Ｌ”に変更することにより、クロックに同期してフ
リップフロップ２１〜２３…は順次“Ｌ”レベルに変化
していくことをサンプリングする事により、測定可能と
なる。
【００２０】なお、各出力遅延時間の測定は、図３にお
いて、各クロックの立上りｔ１１，ｔ１２，ｔ１３から
の遅延時間を測定すれば、各出力遅延時間Ｔ１１，Ｔ１
２，Ｔ１３がそれぞれ出力端子４１，４２，４３からの
出力遅延時間となる。
いて、各クロックの立上りｔ１１，ｔ１２，ｔ１３から
の遅延時間を測定すれば、各出力遅延時間Ｔ１１，Ｔ１
２，Ｔ１３がそれぞれ出力端子４１，４２，４３からの
出力遅延時間となる。
【００２１】このように、本実施形態では、以下の３段
階の設定を入力するだけで、出力遅延時間な測定が可能
なる。（１）テストモードに切り替える（セレクタをテ
ストパス側に切り替える）。（２）測定する出力端子の
最終段のフリップフロップにセットまたはリセットをか
ける。（３）テスト入力に“Ｈ”または“Ｌ”を入力す
る。
階の設定を入力するだけで、出力遅延時間な測定が可能
なる。（１）テストモードに切り替える（セレクタをテ
ストパス側に切り替える）。（２）測定する出力端子の
最終段のフリップフロップにセットまたはリセットをか
ける。（３）テスト入力に“Ｈ”または“Ｌ”を入力す
る。
【００２２】また、図３のように、テストモード設定期
間は出力端子数によらず、一定であり（４クロックだ
け）、測定期間は１クロック毎に１端子を測定していく
ので、測定期間のトータルクロック数は、出力端子数と
一致する。従って、出力端子が多い場合でも、テストパ
ターン数の増大の影響があまり無い。
間は出力端子数によらず、一定であり（４クロックだ
け）、測定期間は１クロック毎に１端子を測定していく
ので、測定期間のトータルクロック数は、出力端子数と
一致する。従って、出力端子が多い場合でも、テストパ
ターン数の増大の影響があまり無い。
【００２３】このように、本実施形態によれば、従来測
定端子ごとにテスタでの判定を行える測定ポイントを入
力パターンで作成していたが、出力遅延時間を測定する
ためのパターン作成時間を大幅に工数削減できる。
定端子ごとにテスタでの判定を行える測定ポイントを入
力パターンで作成していたが、出力遅延時間を測定する
ためのパターン作成時間を大幅に工数削減できる。
【００２４】本発明の基本的構成は上記の通りである
が、挿入するテスト回路が出力遅延時間に影響を与えな
い場合の本発明の第２の実施形態を図４の回路図に示
す。図４において、フリップフロップ２１のＱＢ出力に
インバータ６１を接続し、このインバータ６１の出力を
テストパス５１とし、次段のセレクタ１２にテストパス
５１を接続している。図１では、テストパス５１はフリ
ップフロップ２１のＱ出力とＩＯバッファ３１の間に接
続するため、テストパス５１の配線容量やセレクタ１２
の入力負荷等の影響で、テスト回路を付加する事によっ
て、出力端子４１の出力遅延時間を増大させてしまって
いるが、本実施形態では、これらの影響が取り除かれて
おり、すなわち、フリップフロップ２１とＩＯバッファ
３１との間の通常パスにはテスト回路の配線容量等が生
じないため、出力遅延時間を増大させることは無い。
が、挿入するテスト回路が出力遅延時間に影響を与えな
い場合の本発明の第２の実施形態を図４の回路図に示
す。図４において、フリップフロップ２１のＱＢ出力に
インバータ６１を接続し、このインバータ６１の出力を
テストパス５１とし、次段のセレクタ１２にテストパス
５１を接続している。図１では、テストパス５１はフリ
ップフロップ２１のＱ出力とＩＯバッファ３１の間に接
続するため、テストパス５１の配線容量やセレクタ１２
の入力負荷等の影響で、テスト回路を付加する事によっ
て、出力端子４１の出力遅延時間を増大させてしまって
いるが、本実施形態では、これらの影響が取り除かれて
おり、すなわち、フリップフロップ２１とＩＯバッファ
３１との間の通常パスにはテスト回路の配線容量等が生
じないため、出力遅延時間を増大させることは無い。
【００２５】本発明の別の第３の実施形態として、最終
段のフリップフロップを１つのシフトレジスタ構成とせ
ずに、分割されたシフトレジスタグループの構成にする
ものを図５の回路図に示す。本実施形態は、テストパタ
ーン数のさらなる削減を目的としたものである。図４の
構成では、テストパス５３は次段のセレクタ１４に接続
される構成であったが、図５の構成では、セレクタｌ４
に接続されるテストパス５３はテスト入力端子８０から
のテスト入力１としている。本実施形態では、図４で６
段のシフトレジスタ構成であったのを、３段づつのシフ
トレジスタを２つもつ構成に変えたものとしている。
段のフリップフロップを１つのシフトレジスタ構成とせ
ずに、分割されたシフトレジスタグループの構成にする
ものを図５の回路図に示す。本実施形態は、テストパタ
ーン数のさらなる削減を目的としたものである。図４の
構成では、テストパス５３は次段のセレクタ１４に接続
される構成であったが、図５の構成では、セレクタｌ４
に接続されるテストパス５３はテスト入力端子８０から
のテスト入力１としている。本実施形態では、図４で６
段のシフトレジスタ構成であったのを、３段づつのシフ
トレジスタを２つもつ構成に変えたものとしている。
【００２６】このような構成に変えることにより、１つ
のシフトレジスタ構成では、測定期間が、１クロック×
６端子（ＰＡＤ１〜ＰＡＤ６）＝６クロック を必要と
していたが、本実施形態の構成にすることにより、１ク
ロック×６端子／２＝３クロック で済むことになる。
のシフトレジスタ構成では、測定期間が、１クロック×
６端子（ＰＡＤ１〜ＰＡＤ６）＝６クロック を必要と
していたが、本実施形態の構成にすることにより、１ク
ロック×６端子／２＝３クロック で済むことになる。
【００２７】また、この分割するシフトレジスタ数は２
つとは限られる訳ではなく、何分割しても良い。従っ
て、出力端子数Ｎ、分割数Ｍとすると、測定期間に要す
るクロック数は、１クロック×Ｎ端子／Ｍ＝Ｎ／Ｍクロ
ック となる。
つとは限られる訳ではなく、何分割しても良い。従っ
て、出力端子数Ｎ、分割数Ｍとすると、測定期間に要す
るクロック数は、１クロック×Ｎ端子／Ｍ＝Ｎ／Ｍクロ
ック となる。
【００２８】本発明のさらに他の第４の実施例として、
テストモードに切り替えるのみで、出力遅延時間の立上
り・立下りを測定できる、言い換えるとテスト入力が不
要である構成を図６の回路図に示す。図４では、セレク
タ１１にはテスト入力端子８０からのテスト入力１を接
続していたが、図６ではシフトレジスタ構成で接続され
ている最後の出力端子４ｘのフリップフロップ２ｘのＱ
Ｂ出力を、テストパス５ｘとしてセレクタ１１の一方の
入力に接続している。従って、テスト入力１を不要とし
た構成になっている。
テストモードに切り替えるのみで、出力遅延時間の立上
り・立下りを測定できる、言い換えるとテスト入力が不
要である構成を図６の回路図に示す。図４では、セレク
タ１１にはテスト入力端子８０からのテスト入力１を接
続していたが、図６ではシフトレジスタ構成で接続され
ている最後の出力端子４ｘのフリップフロップ２ｘのＱ
Ｂ出力を、テストパス５ｘとしてセレクタ１１の一方の
入力に接続している。従って、テスト入力１を不要とし
た構成になっている。
【００２９】図６の動作を説明するタイミング図である
図７により、本実施形態の動作を説明する。まずセレク
タ１１，１２……セレクタ１ｘをテストモード側に切替
え、リセット信号を入力する。このことにより、フリッ
プフロップ２ｘを含むフリップフロップ全体が初期化さ
れ、フリップフロップ２ｘのＱＢ出力は、テストパス５
ｘは“Ｈ”レベルとなり、テストモード設定期間は終了
となる。その後、出力端子４１，４２…出力端子４ｘ
と、テストパス５ｘの“Ｈ”レベルが伝搬されていき、
それぞれの端子の立上り出力遅延時間を測定する。最後
に出力端子４ｘが“Ｈ”レベルになると、フリップフロ
ップ２ｘのＱＢ出力（ｎｅｔｘ）は“Ｌ”レベルとな
り、今度は出力端子４１，４２…出力端子４ｘには
“Ｌ”レベルが伝搬されていくため、それぞれの端子の
立下り出力遅延時間が測定可能となる。
図７により、本実施形態の動作を説明する。まずセレク
タ１１，１２……セレクタ１ｘをテストモード側に切替
え、リセット信号を入力する。このことにより、フリッ
プフロップ２ｘを含むフリップフロップ全体が初期化さ
れ、フリップフロップ２ｘのＱＢ出力は、テストパス５
ｘは“Ｈ”レベルとなり、テストモード設定期間は終了
となる。その後、出力端子４１，４２…出力端子４ｘ
と、テストパス５ｘの“Ｈ”レベルが伝搬されていき、
それぞれの端子の立上り出力遅延時間を測定する。最後
に出力端子４ｘが“Ｈ”レベルになると、フリップフロ
ップ２ｘのＱＢ出力（ｎｅｔｘ）は“Ｌ”レベルとな
り、今度は出力端子４１，４２…出力端子４ｘには
“Ｌ”レベルが伝搬されていくため、それぞれの端子の
立下り出力遅延時間が測定可能となる。
【００３０】この場合の出力遅延時間の測定は、図７に
示すように、各クロックの立上りｔ１１，ｔ１２，ｔ１
３からの遅延時間を測定すれば、各出力遅延時間Ｔ１
１，Ｔ１２，Ｔ１３がそれぞれ出力端子４１，４２，４
３からの立上り時の出力遅延時間となり、各クロックの
立上りｔ１１，ｔ１２，ｔ１３からの遅延時間を測定す
れば、各出力遅延時間Ｔ１１，Ｔ１２，Ｔ１３がそれぞ
れ出力端子４１，４２，４３からの立下り時の出力遅延
時間となる。
示すように、各クロックの立上りｔ１１，ｔ１２，ｔ１
３からの遅延時間を測定すれば、各出力遅延時間Ｔ１
１，Ｔ１２，Ｔ１３がそれぞれ出力端子４１，４２，４
３からの立上り時の出力遅延時間となり、各クロックの
立上りｔ１１，ｔ１２，ｔ１３からの遅延時間を測定す
れば、各出力遅延時間Ｔ１１，Ｔ１２，Ｔ１３がそれぞ
れ出力端子４１，４２，４３からの立下り時の出力遅延
時間となる。
【００３１】従って、本実施形態の構成であるとテスト
入力が不要であるため、テスト入力端子の割当てが要ら
なきなり、また出力端子の最終段のフリップフロップの
セット入力が不要となりリセット入力のみで動作できる
という効果がある。
入力が不要であるため、テスト入力端子の割当てが要ら
なきなり、また出力端子の最終段のフリップフロップの
セット入力が不要となりリセット入力のみで動作できる
という効果がある。
【００３２】
【発明の効果】以上説明したように、本発明によれば、
出力遅延時間を測定するためのパターン作成時間の工数
を大幅に削減できるという大きな効果がある。また、従
来技術では、測定端子ごとにテスタでの判定を行える測
定ポイントを入力パターンで作り出していたが、本発明
では、以下の３段階の設定を入力すれば良いという簡単
な構成となっている。（１）テストモードに切り替える
（セレクタをテストパス側に切り替える）。（２）測定
する出力端子の最終段のフリップフロップにセットまた
はリセットをかける。（３）テスト入力に“Ｈ”または
“Ｌ”を入力する。
出力遅延時間を測定するためのパターン作成時間の工数
を大幅に削減できるという大きな効果がある。また、従
来技術では、測定端子ごとにテスタでの判定を行える測
定ポイントを入力パターンで作り出していたが、本発明
では、以下の３段階の設定を入力すれば良いという簡単
な構成となっている。（１）テストモードに切り替える
（セレクタをテストパス側に切り替える）。（２）測定
する出力端子の最終段のフリップフロップにセットまた
はリセットをかける。（３）テスト入力に“Ｈ”または
“Ｌ”を入力する。
【００３３】また、従来出力遅延時間を測定するための
パターンを作成する者は、内部回路を熟知している設計
者が主であったが、本発明では入力パターンが単純なた
め、内部回路を知らない第三者でもパターンを作成でき
るというメリットがあり、さらに、出力端子が多い場
合、従来では、すべての端子の測定ポイントを網羅する
ためにはテスタでのテストパターン数もその分、大きく
なってしまっていたが、本発明の構成では、図３のよう
に、テストモード設定期間は出力端子数によらず、一定
であり（４クロック）、その測定期間は１クロックに１
端子、測定していくので、測定期間のトータルクロック
数は、出力端子数と一致する。よって出力端子が多い場
合でも、テストパターン数の増大の影響はあまり無い。
また、従来テスト時にテスト回路へテストデータを入力
するには、入力端子、または双方向端子をテスト入力端
子として割り当てなければならないが、本発明の構成で
は、入力データは、図１セレクタｌ１に入力するテスト
入力１のみで良いため、テスト入力端子の割り当ては１
端子で済むという効果もある。
パターンを作成する者は、内部回路を熟知している設計
者が主であったが、本発明では入力パターンが単純なた
め、内部回路を知らない第三者でもパターンを作成でき
るというメリットがあり、さらに、出力端子が多い場
合、従来では、すべての端子の測定ポイントを網羅する
ためにはテスタでのテストパターン数もその分、大きく
なってしまっていたが、本発明の構成では、図３のよう
に、テストモード設定期間は出力端子数によらず、一定
であり（４クロック）、その測定期間は１クロックに１
端子、測定していくので、測定期間のトータルクロック
数は、出力端子数と一致する。よって出力端子が多い場
合でも、テストパターン数の増大の影響はあまり無い。
また、従来テスト時にテスト回路へテストデータを入力
するには、入力端子、または双方向端子をテスト入力端
子として割り当てなければならないが、本発明の構成で
は、入力データは、図１セレクタｌ１に入力するテスト
入力１のみで良いため、テスト入力端子の割り当ては１
端子で済むという効果もある。
【図１】本発明の第１の実施形態を説明する回路図であ
る。
る。
【図２】図１の動作を立上りの入力時に説明するタイミ
ング図である。
ング図である。
【図３】図１の動作を立下りの入力時に説明するタイミ
ング図である。
ング図である。
【図４】本発明の第２の実施形態を説明する回路図であ
る。
る。
【図５】本発明の第３の実施形態を説明する回路図であ
る。
る。
【図６】本発明の第４の実施形態を説明する回路図であ
る。
る。
【図７】図６の動作を立上りの入力時に説明するタイミ
ング図である。
ング図である。
【図８】従来例の出力遅延時間測定用テスト回路を説明
する回路図である。
する回路図である。
１０ 通常入力端子 １１、１２、……１６、１ｘ セレクタ ２１、２２、……２６、２ｘ 最終段のフリッププロ
ップ ３１、３２、……３６、３ｘ ＩＯバッファ ４１、４２、……４６、４ｘ 出力端子 ５１、５２、……５６、５ｘ テストパス（ｎｅｔ
１，２，３…ｘ） ６１、６２、……６６、６ｘ インバータ ４１、４２、……４６、４ｘ 出力端子 ７１〜７３ バッファ ８０、８１〜８３ テスト入力端子 ９０ テストモ−ド入力端子
ップ ３１、３２、……３６、３ｘ ＩＯバッファ ４１、４２、……４６、４ｘ 出力端子 ５１、５２、……５６、５ｘ テストパス（ｎｅｔ
１，２，３…ｘ） ６１、６２、……６６、６ｘ インバータ ４１、４２、……４６、４ｘ 出力端子 ７１〜７３ バッファ ８０、８１〜８３ テスト入力端子 ９０ テストモ−ド入力端子
Claims (7)
- 【請求項１】 測定対象となる集積回路が、この集積回
路の各出力端子にそれぞれ接続される第１から第Ｎまで
の最終段のフリップフロップを有し、これら最終段のフ
リップフロップの各入力回路にそれぞれ通常動作時のデ
ータ入力またはテスト時のテスト入力が切替えられて入
力されるものとし、この集積回路のＡＣ特性の出力遅延
時間をテスターで測定する出力遅延時間測定用テスト方
法において、前記各最終段のフリップフロップのデータ
入力側を、前記テスト入力に切替えると共に、これらテ
スト入力は、前記第１の最終段のフリップフロップの出
力を、第２の最終段のフリップフロップのテスト入力に
接続し、同様に前記第Ｎ−１の最終段のフリップフロッ
プの出力を、前記第Ｎの最終段のフリップフロップのテ
スト入力に接続して、前記各最終段のフリップフロップ
が全て連続してテスト入力を介して接続されるように
し、前記第１の最終段のフリップフロップのテスト入力
がオンまたはオフされるテスト信号のみを供給して、測
定対象の前記各出力端子のすべてに出力遅延時間測定の
テストを同時に行うことを特徴とする出力遅延時間測定
用テスト方法。 - 【請求項２】 出力遅延時間測定のテストは、集積回路
をテストモードとし、測定対象となる各最終段のフリッ
プフロップをリセットした時には、テスト入力にハイレ
ベルを供給し、または前記各最終段のフリップフロップ
をハイレベルにセットした時には、前記テスト入力にロ
ーレベルを供給することにより、各出力端子に出力され
る各クロックとのずれをそれぞれ出力遅延時間として測
定する請求項１記載の出力遅延時間測定用テスト方法。 - 【請求項３】 測定対象となる集積回路が、この集積回
路の各出力端子にそれぞれ接続される第１から第Ｎまで
の最終段のフリップフロップを有し、これら最終段のフ
リップフロップの各入力回路にそれぞれ通常動作時のデ
ータ入力またはテスト時のテスト入力が切替えられて入
力されるものとし、この集積回路のＡＣ特性の出力遅延
時間がテスターで測定できるようにした出力延時間測定
用テスト回路において、前記各最終段のフリップフロッ
プのデータ入力側を、テスト時にテスト入力を供給する
セレクタをそれぞれ設け、前記各最終段のフリップフロ
ップのうち第１の最終段のフリップフロップの出力を、
第２の最終段のフリップフロップのテスト入力に接続
し、同様に前記第Ｎ−１の最終段のフリップフロップの
出力を、前記第Ｎの最終段のフリップフロップのテスト
入力に接続して、前記第１の最終段のフリップフロップ
のテスト入力がオンまたはオフされるテスト信号のみに
より、測定対象の前記各出力端子のすべてに出力遅延時
間測定のテストを同時に行えるようにしたことを特徴と
する出力遅延時間測定用テスト回路。 - 【請求項４】 前記各最終段のフリップフロップのうち
第１の最終段のフリップフロップの出力を、第２の最終
段のフリップフロップのテスト入力に接続し、前記第２
の最終段のフリップフロップの出力を、第３の最終段の
フリップフロップのテスト入力に接続して、順次前記各
最終段のフリップフロップが全て連続してテスト入力を
介して接続されるようにした請求項３記載の出力遅延時
間測定用テスト回路。 - 【請求項５】 前記各最終段のフリップフロップのうち
第１の最終段のフリップフロップの出力を、第２の最終
段のフリップフロップのテスト入力に接続し、第３の最
終段のフリップフロップの出力を、第４の最終段のフリ
ップフロップのテスト入力に接続して、順次前記各最終
段のフリップフロップがグループ毎に連続してテスト入
力を介して接続されるようにした請求項３記載の出力遅
延時間測定用テスト回路。 - 【請求項６】 前記各最終段のフリップフロップのうち
第１の最終段のフリップフロップの出力を、第２の最終
段のフリップフロップのテスト入力に接続し、最後に残
った最終段のフリップフロップの出力を、前記第１の最
終段のフリップフロップのテスト入力に接続することに
より、前記前記各最終段のフリップフロップをリセット
するだけでテストを実施し前記テスト入力を不要とした
請求項３記載の出力遅延時間測定用テスト回路。 - 【請求項７】 前記各最終段のフリップフロップのうち
前段の最終段のフリップフロップの反転出力を、第１の
インバータを介して後段の最終段のフリップフロップの
テスト入力に接続するようにした請求項４，５または６
記載の出力遅延時間測定用テスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17361899A JP3246482B2 (ja) | 1999-06-21 | 1999-06-21 | 出力遅延時間測定用テスト方法およびそのテスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17361899A JP3246482B2 (ja) | 1999-06-21 | 1999-06-21 | 出力遅延時間測定用テスト方法およびそのテスト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001004720A JP2001004720A (ja) | 2001-01-12 |
| JP3246482B2 true JP3246482B2 (ja) | 2002-01-15 |
Family
ID=15963963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17361899A Expired - Fee Related JP3246482B2 (ja) | 1999-06-21 | 1999-06-21 | 出力遅延時間測定用テスト方法およびそのテスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3246482B2 (ja) |
-
1999
- 1999-06-21 JP JP17361899A patent/JP3246482B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001004720A (ja) | 2001-01-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPWO2005121827A1 (ja) | タイミング発生器および半導体試験装置 | |
| JP2007108172A (ja) | 半導体回路のオンチップ特性を測定するための装置及びそれに関する方法 | |
| JP2760284B2 (ja) | 半導体集積回路装置 | |
| US9964596B2 (en) | Integrated circuit with low power scan system | |
| US6073260A (en) | Integrated circuit | |
| JPH10111346A (ja) | 半導体集積回路のスキャン試験方法 | |
| US20040133825A1 (en) | Path delay measuring circuitry | |
| JP2001141784A (ja) | 半導体素子テスト回路 | |
| JP3246482B2 (ja) | 出力遅延時間測定用テスト方法およびそのテスト回路 | |
| JP3363691B2 (ja) | 半導体論理集積回路 | |
| JP3280562B2 (ja) | 集積回路 | |
| JPH01110274A (ja) | 試験回路 | |
| JP5442522B2 (ja) | 半導体集積回路のテスト回路 | |
| EP0252714A2 (en) | Semiconducteur integrated circuit device having a tester circuit | |
| JP3275952B2 (ja) | ディジタル論理回路のテスト回路 | |
| JP2962238B2 (ja) | 論理回路及びその試験方法 | |
| JPH04132976A (ja) | テストモード発生回路 | |
| JPH0690265B2 (ja) | テスト回路 | |
| KR970000260B1 (ko) | 병렬입력 처리가 가능한 바운더리 스캔 구조 | |
| JPH0225567B2 (ja) | ||
| JPH10142297A (ja) | 集積回路におけるスキャンテスト回路およびスキャンテスト方法 | |
| JP4351786B2 (ja) | 集積回路 | |
| JP2004037264A (ja) | スキャン機能付きフリップフロップ回路およびスキャンテスト回路 | |
| US20050044461A1 (en) | Semiconductor device test circuit and semiconductor device | |
| JPH0389178A (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20011002 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071102 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081102 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |