JPH0258267A - Mis型半導体集積回路装置の製造方法 - Google Patents
Mis型半導体集積回路装置の製造方法Info
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- JPH0258267A JPH0258267A JP63209037A JP20903788A JPH0258267A JP H0258267 A JPH0258267 A JP H0258267A JP 63209037 A JP63209037 A JP 63209037A JP 20903788 A JP20903788 A JP 20903788A JP H0258267 A JPH0258267 A JP H0258267A
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- Japan
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- misfet
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- drain
- integrated circuit
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/27—ROM only
- H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
- H10B20/38—Doping programmed, e.g. mask ROM
- H10B20/387—Source region or drain region doping programmed
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
特に、読み出し専用の不揮発性記憶機能を有する半導体
集積回路装置(以下、マスクROMという)に関するも
のである。
集積回路装置(以下、マスクROMという)に関するも
のである。
[従来の技術]
マスクROMは、MISFETでメモリーセルを構成し
ている。メモリーセルの2′011 ′1′。
ている。メモリーセルの2′011 ′1′。
の情報は、I情報書き込み工程でMISFETのしきい
値電圧を変化させることで得られる。
値電圧を変化させることで得られる。
従来のMIS型半導体装置を、MO8型半導体装置の製
造方法を一例番ご取り概略を示そう。
造方法を一例番ご取り概略を示そう。
まず、第1の閾値電圧を有するL D D (Ligh
tly Doped Drain)構造からなっている
MISFETを形成する。この後、MISFETを覆う
層間絶縁膜を形成し、MISFETに接続するデータ線
及びソース#I(アルミニウム膜)を形成する。この徨
、情報が書き込まれるMISFETのチャネル形成領域
上が開口されたフォトレジストマスクを形成する。そし
てこのフォトレジストマスクを用い、前記層間絶縁膜及
びゲート電極を通してチャネル形成領域に不純物(はう
素または燗)を導入する。この不純物の導入で第1の閾
値電圧と異なる第2閾値電圧を有するMISFETが形
成され、情報書き込み工程が行なわれる。この後、表面
保護膜を形成することでマスクROMの製造工程は終了
する。
tly Doped Drain)構造からなっている
MISFETを形成する。この後、MISFETを覆う
層間絶縁膜を形成し、MISFETに接続するデータ線
及びソース#I(アルミニウム膜)を形成する。この徨
、情報が書き込まれるMISFETのチャネル形成領域
上が開口されたフォトレジストマスクを形成する。そし
てこのフォトレジストマスクを用い、前記層間絶縁膜及
びゲート電極を通してチャネル形成領域に不純物(はう
素または燗)を導入する。この不純物の導入で第1の閾
値電圧と異なる第2閾値電圧を有するMISFETが形
成され、情報書き込み工程が行なわれる。この後、表面
保護膜を形成することでマスクROMの製造工程は終了
する。
[発明が解決しようとする課題]
しかし、前述の従来技術によるマスクROMの製造工程
では、情報を書き込む工程では、不純物は、ゲート電極
層及びゲート絶縁膜を透過させて、MISI−ランシス
ターのチャネル領域に不純物を導入しているが不純物注
入の際の加速エネルギーは250〜350KeV程度の
高エネルギーで導入している。このため、ゲート絶縁膜
中やMISトランジスタのチャネル領域中に結晶欠陥を
生じる。この結晶欠陥は、アルミニウム膜からなる配線
層が変形したり、融けたりしないように450°C程度
の熱処理しか行なうことができないため、十分に回復さ
せることができない。トランジスターのチャネル領域の
結晶欠陥は、MIS)ランシスタのチャネル長が1.2
μm程度以下に微細化された場合特にトランジスター動
作時ドレイン領域の強電界で生まれるホットキャリアを
捕獲し捕獲された電子は正孔と再結合して゛1.リーク
電流として半導体基板側に流れるため消費電力の増大や
寄生サイリスタによるラッチアップという問題を生じる
。
では、情報を書き込む工程では、不純物は、ゲート電極
層及びゲート絶縁膜を透過させて、MISI−ランシス
ターのチャネル領域に不純物を導入しているが不純物注
入の際の加速エネルギーは250〜350KeV程度の
高エネルギーで導入している。このため、ゲート絶縁膜
中やMISトランジスタのチャネル領域中に結晶欠陥を
生じる。この結晶欠陥は、アルミニウム膜からなる配線
層が変形したり、融けたりしないように450°C程度
の熱処理しか行なうことができないため、十分に回復さ
せることができない。トランジスターのチャネル領域の
結晶欠陥は、MIS)ランシスタのチャネル長が1.2
μm程度以下に微細化された場合特にトランジスター動
作時ドレイン領域の強電界で生まれるホットキャリアを
捕獲し捕獲された電子は正孔と再結合して゛1.リーク
電流として半導体基板側に流れるため消費電力の増大や
寄生サイリスタによるラッチアップという問題を生じる
。
また、素子の微細化が進みMIS)ランシスターのチャ
ネル長が1μm以下になった場合は特に、閾値電圧をあ
げるために行なうイオン注入によってトランジスターの
チャネル領域にはソース、ドレイン領域と異なる不純物
を導入するために、ソース、ドレイン間の耐圧が著しく
低下するとともに、トランジスター動作時にはドレイン
領域の高電界のために、2次降伏になり易く安定した動
作がむずかしかった。
ネル長が1μm以下になった場合は特に、閾値電圧をあ
げるために行なうイオン注入によってトランジスターの
チャネル領域にはソース、ドレイン領域と異なる不純物
を導入するために、ソース、ドレイン間の耐圧が著しく
低下するとともに、トランジスター動作時にはドレイン
領域の高電界のために、2次降伏になり易く安定した動
作がむずかしかった。
本発明は、このような課題を解決するものでその目的と
するところは、マスクROMにおいて消費電力の低減、
ラッチアップの防止、さらには集積回路の信頼性の向上
に寄与する技術を提供することにある。
するところは、マスクROMにおいて消費電力の低減、
ラッチアップの防止、さらには集積回路の信頼性の向上
に寄与する技術を提供することにある。
[課題を解決するための手段]
本発明のMIS型半導体集積回路装置の製造方法は、M
ISFETからなる不揮発性記憶機能を備えた半導体集
積回路の製造方法において高い不純物濃度のドレイン、
ソース領域と、該ドレイン、ソース領域とチャネル、形
成領域との間に設けられたドレイン、ソース領域と同一
導電型でかつそれよりも低い濃度の半導体領域とで構成
されている第1しきい値電圧を持つMISFETが構成
されており、前記MISFETのソース領域、ドレイン
領域、もしくは前記低い濃度の半導体領域に酸素を注入
することにより第2しきい値のMISFETを有するこ
とを特徴とする。
ISFETからなる不揮発性記憶機能を備えた半導体集
積回路の製造方法において高い不純物濃度のドレイン、
ソース領域と、該ドレイン、ソース領域とチャネル、形
成領域との間に設けられたドレイン、ソース領域と同一
導電型でかつそれよりも低い濃度の半導体領域とで構成
されている第1しきい値電圧を持つMISFETが構成
されており、前記MISFETのソース領域、ドレイン
領域、もしくは前記低い濃度の半導体領域に酸素を注入
することにより第2しきい値のMISFETを有するこ
とを特徴とする。
[実施例〕
第1図は、本発明のMIS型半導体装置の一実施例の主
要な工程における横断面図であり以下この図にしたがい
ながらマスクROMに適用した例を具体的に示す。
要な工程における横断面図であり以下この図にしたがい
ながらマスクROMに適用した例を具体的に示す。
P型、比抵抗 8〜12(9cm)のシリコン基板10
0(またはウェル領域)上に、ゲート酸化膜として酸化
シリコン111101を1000℃○2 雰囲気中で
200〜400 堆積度の膜厚で形成させたのち、ゲー
ト電極材102として、多結晶シリコンJfJ102を
CVD法により4000人程度堆積させた後イオン化リ
ン(P+)を50KeV程度の加速エネルギーで5xl
OI5(cm−2)程度注入した、ゲート電極材102
として単層の高融点シリサイド(M OS i 2
、 T i S il T a S i2. WS
i2) II、高融点金属(Mo。
0(またはウェル領域)上に、ゲート酸化膜として酸化
シリコン111101を1000℃○2 雰囲気中で
200〜400 堆積度の膜厚で形成させたのち、ゲー
ト電極材102として、多結晶シリコンJfJ102を
CVD法により4000人程度堆積させた後イオン化リ
ン(P+)を50KeV程度の加速エネルギーで5xl
OI5(cm−2)程度注入した、ゲート電極材102
として単層の高融点シリサイド(M OS i 2
、 T i S il T a S i2. WS
i2) II、高融点金属(Mo。
Ti、Ta、W)、 膜、あるいは、これらの下層に
多結晶シリコンを設けた複合膜(ポリサイド膜)で構成
してもよい。
多結晶シリコンを設けた複合膜(ポリサイド膜)で構成
してもよい。
ついでフォトリソグラフィーによって 所望のバターニ
ングを行ない、ドライエツチングによって多結晶シリコ
ン層102を エツチングした。
ングを行ない、ドライエツチングによって多結晶シリコ
ン層102を エツチングした。
このとき、多結晶シリコン層102のエツチング条件は
、SFa、CClF5ガス、150W 圧力0.6To
rrで 60秒程度エツチングした。
、SFa、CClF5ガス、150W 圧力0.6To
rrで 60秒程度エツチングした。
次に、低い不純物濃度の半導体領域103(オフセット
領域とも呼ぶ)を形成させるためにフォトリソグラフィ
ーによって所望のバターニングを行なった後、例えばイ
オン化したリン(P゛)を30KeVの加速エネルギー
で 8×1012(個/cm2)イオン注入した。この
低い濃度の半導体領域はL D D (Lightly
doped Drain)部として使用される。
領域とも呼ぶ)を形成させるためにフォトリソグラフィ
ーによって所望のバターニングを行なった後、例えばイ
オン化したリン(P゛)を30KeVの加速エネルギー
で 8×1012(個/cm2)イオン注入した。この
低い濃度の半導体領域はL D D (Lightly
doped Drain)部として使用される。
次に、多結晶シリコン層102の側壁部に、絶縁膜が残
った状態、いわゆる サイドウオール(Side W
all)104を形成するためにCVD法によって 第
1酸化シリコン層104を5000人堆積させる。この
ときの堆積条件は、780°C雰囲気中 N20+CH
,ガス 200Paで30分間 熱処理を行うことによ
って得られる。
った状態、いわゆる サイドウオール(Side W
all)104を形成するためにCVD法によって 第
1酸化シリコン層104を5000人堆積させる。この
ときの堆積条件は、780°C雰囲気中 N20+CH
,ガス 200Paで30分間 熱処理を行うことによ
って得られる。
次に、第1酸化シリコン層を RIE(Reactiv
e Ion Etching)モードで、DRYエ
ツチングした。この工程によってサイドウオール(Si
de Wall)104が形成される。
e Ion Etching)モードで、DRYエ
ツチングした。この工程によってサイドウオール(Si
de Wall)104が形成される。
次に、イオン化したリンをトランジスターのソース、ド
レインとなる部分105に自己整合的に60Keyの加
速エネルギーT5X101’(個/Cm2)イオン注入
した。 (第1図(a))こののち、ゲート電極層と配
線材(例えばアルミニウム)を絶縁するための酸化シリ
コンを堆積させ、ゲート電極材との接触を取るための孔
を開孔し配線材を堆積し、バターニングした。
レインとなる部分105に自己整合的に60Keyの加
速エネルギーT5X101’(個/Cm2)イオン注入
した。 (第1図(a))こののち、ゲート電極層と配
線材(例えばアルミニウム)を絶縁するための酸化シリ
コンを堆積させ、ゲート電極材との接触を取るための孔
を開孔し配線材を堆積し、バターニングした。
この後、マスクROMのデータを書き込むために酸素イ
オン106をドレイン、ソース側の低い濃度の半導体領
域103に160KeVの加速エネルギーでlXl0”
(個//)導入した。(第1図(b))次に、450″
Cアルゴン−水素(3%)雰囲気中にて40分間アニー
ルしてドレイン、ソース側の低い濃度の半導体領域10
3をシリコンとシリコン酸化物が混在した状態107を
形成してドレイン、ソース領域の抵抗値を高くすること
によってMISI−ランシスターの閾値を酸素注入しな
いM工Sトランジスターの閾値よりも高くした。 (第
1図(C))すなわち、トランジスターが選択状態にお
いてもトランジスターが動作しなくなるようにした。ま
た、チャネル領域にソース、ドレイン領域と異なる導電
型の不純物を注入する必要がなくなったために、ソース
、ドレイン間の耐圧は、書き込みをしないトランジスタ
ーの耐圧と同レベルにすることができた。この酸素イオ
ンの注入においては、上記の例ではドレイン、ソース側
に注入したが、ソース領域、 ドレイン領域、ソース側
の低い濃度の半導体領域、ドレイン側の低い濃度の半導
体領域、またそれらを組み合わせても効果は同じである
。
オン106をドレイン、ソース側の低い濃度の半導体領
域103に160KeVの加速エネルギーでlXl0”
(個//)導入した。(第1図(b))次に、450″
Cアルゴン−水素(3%)雰囲気中にて40分間アニー
ルしてドレイン、ソース側の低い濃度の半導体領域10
3をシリコンとシリコン酸化物が混在した状態107を
形成してドレイン、ソース領域の抵抗値を高くすること
によってMISI−ランシスターの閾値を酸素注入しな
いM工Sトランジスターの閾値よりも高くした。 (第
1図(C))すなわち、トランジスターが選択状態にお
いてもトランジスターが動作しなくなるようにした。ま
た、チャネル領域にソース、ドレイン領域と異なる導電
型の不純物を注入する必要がなくなったために、ソース
、ドレイン間の耐圧は、書き込みをしないトランジスタ
ーの耐圧と同レベルにすることができた。この酸素イオ
ンの注入においては、上記の例ではドレイン、ソース側
に注入したが、ソース領域、 ドレイン領域、ソース側
の低い濃度の半導体領域、ドレイン側の低い濃度の半導
体領域、またそれらを組み合わせても効果は同じである
。
工程は、素子表面保護膜を堆積させ、最後に配線材と外
部端子との接触を取るための孔を開孔した。
部端子との接触を取るための孔を開孔した。
以上、本発明の実施例を具体的にしめした。しかし、こ
の実施例は、あくまで一実施例であり例えば、pチャネ
ルMISFETに適用してもその効果は同じである。
の実施例は、あくまで一実施例であり例えば、pチャネ
ルMISFETに適用してもその効果は同じである。
[発明の効果]
以上本発明によれば、酸素を注入することによりMOS
トランジスターのオフセット領域をシリコン酸化物リッ
チの状態にすることにより抵抗を高くしデーターの書き
込みを行なうとともに、ソース、ドレイン間の耐圧をデ
ータ書き込みしないトランジスターと同レベルにするこ
とができた。
トランジスターのオフセット領域をシリコン酸化物リッ
チの状態にすることにより抵抗を高くしデーターの書き
込みを行なうとともに、ソース、ドレイン間の耐圧をデ
ータ書き込みしないトランジスターと同レベルにするこ
とができた。
また、ドレイン領域の酸化シリコンによって空乏層の広
がりが阻止されるためホットキャリアの発生を抑制でき
リーク電流も減少させることができた。 また、本発
明のMO8型半導体装置の製造方法によって作られた4
MビットのMASKR○Mは従来の半導体装置に比べて
歩留まりを20%増加させることが出来た。
がりが阻止されるためホットキャリアの発生を抑制でき
リーク電流も減少させることができた。 また、本発
明のMO8型半導体装置の製造方法によって作られた4
MビットのMASKR○Mは従来の半導体装置に比べて
歩留まりを20%増加させることが出来た。
第1図(a)〜(C)、本発明のMO3型半導体装置の
一実施例の工程断面図である。 100 ・・・第1導電型不純物を含むシリコン基板 101 ・・・ゲート酸化膜 102 ・・・ゲート電極材 103 ・・・第2導電型の低い不純物濃度の半導体領
域 104 ・・・第1酸化シリコン層、 サイドウオール 105 ・・・第2導電型の濃い不純物濃度の半導体
領域 ソース、 ドレイン領域 ・酸素注入層 シリコン、 シリコン酸化物混 布層 以上
一実施例の工程断面図である。 100 ・・・第1導電型不純物を含むシリコン基板 101 ・・・ゲート酸化膜 102 ・・・ゲート電極材 103 ・・・第2導電型の低い不純物濃度の半導体領
域 104 ・・・第1酸化シリコン層、 サイドウオール 105 ・・・第2導電型の濃い不純物濃度の半導体
領域 ソース、 ドレイン領域 ・酸素注入層 シリコン、 シリコン酸化物混 布層 以上
Claims (1)
- MISFETからなる不揮発性記憶機能を備えた半導体
集積回路の製造方法において高い不純物濃度のドレイン
、ソース領域と、該ドレイン、ソース領域とチャネル形
成領域との間に設けられたドレイン、ソース領域と同一
導電型でかつそれよりも低い濃度の半導体領域とで構成
されている第1しきい値電圧を持つMISFETが構成
されており、前記MISFETのソース領域、ドレイン
領域、もしくは前記低い濃度の半導体領域に酸素を注入
することにより第2しきい値のMISFETを有するこ
とを特徴とするMIS型半導体集積回路装置の製造方法
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63209037A JPH0258267A (ja) | 1988-08-23 | 1988-08-23 | Mis型半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63209037A JPH0258267A (ja) | 1988-08-23 | 1988-08-23 | Mis型半導体集積回路装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0258267A true JPH0258267A (ja) | 1990-02-27 |
Family
ID=16566208
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63209037A Pending JPH0258267A (ja) | 1988-08-23 | 1988-08-23 | Mis型半導体集積回路装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0258267A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5286874A (en) * | 1991-11-28 | 1994-02-15 | Lonza Ltd. | Process for the production of bismaleinimide derivatives |
US5565375A (en) * | 1993-12-01 | 1996-10-15 | Imp, Inc. | Method of fabricating a self-cascoding CMOS device |
-
1988
- 1988-08-23 JP JP63209037A patent/JPH0258267A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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