JP3371169B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【0001】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、さらに詳しくは、たとえばフローティングゲー
トを有するトランジスタとフローティングゲートを有さ
ないトランジスタとを同一半導体基板上に同時に形成す
るための半導体装置の製造方法に関する。
に係り、さらに詳しくは、たとえばフローティングゲー
トを有するトランジスタとフローティングゲートを有さ
ないトランジスタとを同一半導体基板上に同時に形成す
るための半導体装置の製造方法に関する。
【0002】
【従来の技術】EPROMやフラッシュ型E2 PROM
などの不揮発性メモリ装置では、チャネルホットエレク
トロン(CHE)効果あるいはF−Nトンネリング効果
などを利用し、電荷をフローティングゲートに注入し、
データの書き込みを行っている。フローティングゲート
に注入された電荷は、電源を落としても抜けることな
く、永久にデータを保持し続けることが理想である。
などの不揮発性メモリ装置では、チャネルホットエレク
トロン(CHE)効果あるいはF−Nトンネリング効果
などを利用し、電荷をフローティングゲートに注入し、
データの書き込みを行っている。フローティングゲート
に注入された電荷は、電源を落としても抜けることな
く、永久にデータを保持し続けることが理想である。
【0003】ところが、実際には、フローティングゲー
トに注入されている電荷は、熱放出モデルにしたがっ
て、除々にコントロールゲートや基板側に抜けていく。
したがって、不揮発性メモリ装置では、フローティング
ゲートに対して注入された電荷を長時間にわたり保持す
る、いわゆる電荷保持特性が素子の信頼性上の重要なポ
イントとなっている。
トに注入されている電荷は、熱放出モデルにしたがっ
て、除々にコントロールゲートや基板側に抜けていく。
したがって、不揮発性メモリ装置では、フローティング
ゲートに対して注入された電荷を長時間にわたり保持す
る、いわゆる電荷保持特性が素子の信頼性上の重要なポ
イントとなっている。
【0004】従来の不揮発性メモリ装置では、この電荷
保持特性は、データ書き込み直後を100とすると、2
0%低下するのに常温で約10年である。電荷保持特性
を向上させるため、従来では、フローティングゲートと
コントロールゲートとの間の中間絶縁膜を、ONO膜
(SiO2 /Si3 N4 /SiO2)で構成している。
中間絶縁膜として、通常の酸化シリコン膜(SiO2 )
でなくONO膜とする理由は、酸化シリコン膜の誘導率
が3.9に対して、窒化シリコン膜(Si3 N4 、単に
SiNとも称する)のそれは、7.5と酸化シリコン膜
の約二倍であり、薄膜化しても、カップリング容量を大
きくできるためである。カップリング容量が大きいと言
うことは、コントロールゲートに与えた電位がカップリ
ング容量比によって、フローティングゲート下層のゲー
ト絶縁膜に対して印加されるため、通常のセルの読み出
しや、書き込み消去特性の向上につながる。しかし、窒
化シリコン膜だけでは、PF電流によりリークが起きる
ため、窒化シリコン膜を挟んで下層側酸化シリコン膜と
上層側酸化シリコン膜とを形成してある。このような中
間絶縁膜の構造を、一般にONO膜と称している。
保持特性は、データ書き込み直後を100とすると、2
0%低下するのに常温で約10年である。電荷保持特性
を向上させるため、従来では、フローティングゲートと
コントロールゲートとの間の中間絶縁膜を、ONO膜
(SiO2 /Si3 N4 /SiO2)で構成している。
中間絶縁膜として、通常の酸化シリコン膜(SiO2 )
でなくONO膜とする理由は、酸化シリコン膜の誘導率
が3.9に対して、窒化シリコン膜(Si3 N4 、単に
SiNとも称する)のそれは、7.5と酸化シリコン膜
の約二倍であり、薄膜化しても、カップリング容量を大
きくできるためである。カップリング容量が大きいと言
うことは、コントロールゲートに与えた電位がカップリ
ング容量比によって、フローティングゲート下層のゲー
ト絶縁膜に対して印加されるため、通常のセルの読み出
しや、書き込み消去特性の向上につながる。しかし、窒
化シリコン膜だけでは、PF電流によりリークが起きる
ため、窒化シリコン膜を挟んで下層側酸化シリコン膜と
上層側酸化シリコン膜とを形成してある。このような中
間絶縁膜の構造を、一般にONO膜と称している。
【0005】半導体基板上には、このようなONO膜お
よびフローティングゲートを有するトランジスタと共
に、周辺回路用などとして、フローティングゲートを有
さないトランジスタが同時に形成される。このようにフ
ローティングゲートを有するトランジスタとフローティ
ングゲートを有さないトランジスタとが同一の半導体基
板上に形成される半導体装置の製造プロセスを図1,2
に示す。
よびフローティングゲートを有するトランジスタと共
に、周辺回路用などとして、フローティングゲートを有
さないトランジスタが同時に形成される。このようにフ
ローティングゲートを有するトランジスタとフローティ
ングゲートを有さないトランジスタとが同一の半導体基
板上に形成される半導体装置の製造プロセスを図1,2
に示す。
【0006】
【発明が解決しようとする課題】図1,2に示す製造プ
ロセスの詳細な説明は、本発明の実施例の説明で行うと
して、ここでは従来技術の問題点のみを示す。図2
(G)に示すように、製造プロセスの簡略化を図るため
に、メモリセル領域Xに形成されるONO膜18の上層
側酸化シリコン膜14と、周辺回路領域Yに形成される
酸化シリコン膜製ゲート絶縁膜16とは同時に形成され
る。このため、周辺回路領域Yのゲート絶縁膜16を形
成するための前処理として、図2(E)および同図
(F)に示すように、周辺回路領域Yの半導体基板2の
表面は、希フッ酸によるライトエッチングが行われ、自
然酸化膜12が除去される。
ロセスの詳細な説明は、本発明の実施例の説明で行うと
して、ここでは従来技術の問題点のみを示す。図2
(G)に示すように、製造プロセスの簡略化を図るため
に、メモリセル領域Xに形成されるONO膜18の上層
側酸化シリコン膜14と、周辺回路領域Yに形成される
酸化シリコン膜製ゲート絶縁膜16とは同時に形成され
る。このため、周辺回路領域Yのゲート絶縁膜16を形
成するための前処理として、図2(E)および同図
(F)に示すように、周辺回路領域Yの半導体基板2の
表面は、希フッ酸によるライトエッチングが行われ、自
然酸化膜12が除去される。
【0007】ところが、このライトエッチングにより、
メモリセル領域Xの窒化シリコン膜10もエッチングさ
れ、窒化シリコン膜10の膜厚が減少したり、場合によ
っては完全に除去されてしまう。図2(G)および同図
(H)に示すONO膜18は、カップリング比を高める
ために、可能な限り薄く構成することが望ましいが、ラ
イトエッチングによる窒化シリコン膜10の膜厚減少を
考慮して、窒化シリコン膜10を厚く設計せざるを得
ず、全体としてONO膜10が厚く形成されていた。
メモリセル領域Xの窒化シリコン膜10もエッチングさ
れ、窒化シリコン膜10の膜厚が減少したり、場合によ
っては完全に除去されてしまう。図2(G)および同図
(H)に示すONO膜18は、カップリング比を高める
ために、可能な限り薄く構成することが望ましいが、ラ
イトエッチングによる窒化シリコン膜10の膜厚減少を
考慮して、窒化シリコン膜10を厚く設計せざるを得
ず、全体としてONO膜10が厚く形成されていた。
【0008】本発明は、このような実状に鑑みてなさ
れ、ONO膜などの中間に配置される窒化シリコン膜の
ライトエッチング耐性を向上させ、その膜厚減少が少な
く、窒化シリコン膜の膜厚を薄く設計することができる
半導体装置の製造方法を提供することを目的とする。
れ、ONO膜などの中間に配置される窒化シリコン膜の
ライトエッチング耐性を向上させ、その膜厚減少が少な
く、窒化シリコン膜の膜厚を薄く設計することができる
半導体装置の製造方法を提供することを目的とする。
【0009】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る半導体装置の製造方法は、(a)半導
体基板の表面に形成された第1領域および第2領域の上
に、前記第1領域のトランジスタのゲート絶縁膜となる
絶縁膜を形成する工程と、(b)前記絶縁膜の上に、前
記第1領域のフローティングゲートとなるフローティン
グゲート用導電層を形成する工程と、(c)エッチング
を行い、前記第1領域のフローティングゲート用導電層
をパターン加工すると共に、第2領域のフローティング
ゲート用導電層および絶縁膜を除去する工程と、(d)
前記第1領域と前記第2領域に、下層側酸化シリコン膜
を形成する工程と、(e)前記下層側酸化シリコン膜の
上に、窒化シリコン膜を形成する工程と、(f)前記窒
化シリコン膜をアニール処理または酸化処理する工程
と、(g)前記第1領域をレジスト膜でマスクし、前記
第2領域の窒化シリコン膜および下層側酸化シリコン膜
をエッチングにより除去する工程と、(h)前記第1領
域のレジスト膜を除去し、前記第2領域の自然酸化膜を
除去するために、ライトエッチングを行う工程とを有す
る。
に、本発明に係る半導体装置の製造方法は、(a)半導
体基板の表面に形成された第1領域および第2領域の上
に、前記第1領域のトランジスタのゲート絶縁膜となる
絶縁膜を形成する工程と、(b)前記絶縁膜の上に、前
記第1領域のフローティングゲートとなるフローティン
グゲート用導電層を形成する工程と、(c)エッチング
を行い、前記第1領域のフローティングゲート用導電層
をパターン加工すると共に、第2領域のフローティング
ゲート用導電層および絶縁膜を除去する工程と、(d)
前記第1領域と前記第2領域に、下層側酸化シリコン膜
を形成する工程と、(e)前記下層側酸化シリコン膜の
上に、窒化シリコン膜を形成する工程と、(f)前記窒
化シリコン膜をアニール処理または酸化処理する工程
と、(g)前記第1領域をレジスト膜でマスクし、前記
第2領域の窒化シリコン膜および下層側酸化シリコン膜
をエッチングにより除去する工程と、(h)前記第1領
域のレジスト膜を除去し、前記第2領域の自然酸化膜を
除去するために、ライトエッチングを行う工程とを有す
る。
【0010】
【0011】本発明の半導体装置の製造方法は、(i)
前記ライトエッチングを行った後、前記第1領域の窒化
シリコン膜の上に、上層側酸化シリコン膜を形成すると
共に、前記第2領域の自然酸化膜が除去された表面に第
2領域のゲート絶縁膜となる酸化シリコン膜を形成する
工程と、(j)前記第1領域と前記第2領域との上に、
第1領域および第2領域のゲート電極となるゲート用導
電層を形成する工程と、(k)前記第1領域および第2
領域のゲート用導電層をエッチングによりパターン加工
し、前記第1領域にはフローティングゲートを有するト
ランジスタを形成し、前記第2領域にはフローティング
ゲートを有さないトランジスタを形成する工程とをさら
に有し得る。
前記ライトエッチングを行った後、前記第1領域の窒化
シリコン膜の上に、上層側酸化シリコン膜を形成すると
共に、前記第2領域の自然酸化膜が除去された表面に第
2領域のゲート絶縁膜となる酸化シリコン膜を形成する
工程と、(j)前記第1領域と前記第2領域との上に、
第1領域および第2領域のゲート電極となるゲート用導
電層を形成する工程と、(k)前記第1領域および第2
領域のゲート用導電層をエッチングによりパターン加工
し、前記第1領域にはフローティングゲートを有するト
ランジスタを形成し、前記第2領域にはフローティング
ゲートを有さないトランジスタを形成する工程とをさら
に有し得る。
【0012】前記窒化シリコン膜形成後のアニール処理
は、窒素ガス雰囲気下で800°C以上の温度で行うこ
とが好ましい。前記窒化シリコン膜形成後の酸化処理
は、乾燥酸素雰囲気下で800°C以上の温度で行うこ
とが好ましい。
は、窒素ガス雰囲気下で800°C以上の温度で行うこ
とが好ましい。前記窒化シリコン膜形成後の酸化処理
は、乾燥酸素雰囲気下で800°C以上の温度で行うこ
とが好ましい。
【0013】
【作用】本発明に係る半導体装置の製造方法では、ON
O膜を構成する窒化シリコン膜をアニール処理または酸
化処理した後、この窒化シリコン膜がライトエッチング
に曝される。本発明者は、ライトエッチングによるON
O膜の窒化シリコン膜の膜減りを防止する技術について
鋭意検討した結果、窒化シリコン膜を、800°C以上
の温度で、アニール処理または酸化処理することで、窒
化シリコン膜のライトエッチング耐性を向上させること
を見い出し、本発明を完成するに至った。
O膜を構成する窒化シリコン膜をアニール処理または酸
化処理した後、この窒化シリコン膜がライトエッチング
に曝される。本発明者は、ライトエッチングによるON
O膜の窒化シリコン膜の膜減りを防止する技術について
鋭意検討した結果、窒化シリコン膜を、800°C以上
の温度で、アニール処理または酸化処理することで、窒
化シリコン膜のライトエッチング耐性を向上させること
を見い出し、本発明を完成するに至った。
【0014】図3は、下層側酸化シリコン膜の上に、膜
厚8nmの窒化シリコン膜(SiN)を成膜し、アニー
ル処理または酸化処理無しのSiN膜(図中黒丸)、窒
素ガス(N2 )雰囲気下で850°Cのアニール処理を
20分行ったSiN膜(図中白丸)、窒素ガス(N2 )
雰囲気下で900°Cのアニール処理を20分行ったS
iN膜(図中黒四角)、および乾燥酸素ガス(DryO
2 )雰囲気下で850°Cの酸化処理を20分行ったS
iN膜(図中白四角)を準備し、それぞれについて、ラ
イトエッチングを行った結果を示す。図3に示すよう
に、アニール処理または酸化処理が施されたSiN膜
は、これらがいずれも施されていないSiN膜に比較
し、ライトエッチング耐性が格別に向上することが確認
された。
厚8nmの窒化シリコン膜(SiN)を成膜し、アニー
ル処理または酸化処理無しのSiN膜(図中黒丸)、窒
素ガス(N2 )雰囲気下で850°Cのアニール処理を
20分行ったSiN膜(図中白丸)、窒素ガス(N2 )
雰囲気下で900°Cのアニール処理を20分行ったS
iN膜(図中黒四角)、および乾燥酸素ガス(DryO
2 )雰囲気下で850°Cの酸化処理を20分行ったS
iN膜(図中白四角)を準備し、それぞれについて、ラ
イトエッチングを行った結果を示す。図3に示すよう
に、アニール処理または酸化処理が施されたSiN膜
は、これらがいずれも施されていないSiN膜に比較
し、ライトエッチング耐性が格別に向上することが確認
された。
【0015】本発明では、SiN膜にアニール処理また
は酸化処理が施されているので、SiN膜のエッチング
耐性が向上する。その結果、半導体装置の製造プロセス
において、SiN膜がライトエッチングに曝される工程
があったとしても、SiN膜の膜減りを最小限に抑える
ことができる。したがって、SiN膜の設計値を薄くす
ることが可能になり、このSiN膜をONO膜として用
いた場合に、ONO膜を薄くすることができる。ONO
膜を、メモリセルを構成するトランジスタのフローティ
ングゲートの中間絶縁膜として用いれば、カップリング
比を高めることができ、メモリセル用トランジスタへの
書き込み・消去電圧を下げることができる。
は酸化処理が施されているので、SiN膜のエッチング
耐性が向上する。その結果、半導体装置の製造プロセス
において、SiN膜がライトエッチングに曝される工程
があったとしても、SiN膜の膜減りを最小限に抑える
ことができる。したがって、SiN膜の設計値を薄くす
ることが可能になり、このSiN膜をONO膜として用
いた場合に、ONO膜を薄くすることができる。ONO
膜を、メモリセルを構成するトランジスタのフローティ
ングゲートの中間絶縁膜として用いれば、カップリング
比を高めることができ、メモリセル用トランジスタへの
書き込み・消去電圧を下げることができる。
【0016】アニールまたは酸化処理したSiN膜のラ
イトエッチング耐性が向上していると言うことは、Si
とNとのボンドが、アニールまたは酸化処理しないSi
N膜に比較し、良好に形成されていると考えられる。し
たがって、本発明に係る方法で得られたSiN膜をON
O膜中に有するメモリセル用トランジスタでは、リーク
電流特性、電荷保持特性、およびディスターブ特性を向
上させることが期待できる。
イトエッチング耐性が向上していると言うことは、Si
とNとのボンドが、アニールまたは酸化処理しないSi
N膜に比較し、良好に形成されていると考えられる。し
たがって、本発明に係る方法で得られたSiN膜をON
O膜中に有するメモリセル用トランジスタでは、リーク
電流特性、電荷保持特性、およびディスターブ特性を向
上させることが期待できる。
【0017】
【実施例】以下、本発明に係る半導体装置の製造方法
を、図面に示す実施例に基づき、詳細に説明する。図1
(A)〜(D)は本発明の一実施例に係る半導体装置の
製造過程を示す概略断面図、図2(E)〜(H)は図1
(D)に示す工程の続きの工程を示す概略断面図、図3
はSiN膜のアニール処理または酸化処理の効果を示す
グラフである。
を、図面に示す実施例に基づき、詳細に説明する。図1
(A)〜(D)は本発明の一実施例に係る半導体装置の
製造過程を示す概略断面図、図2(E)〜(H)は図1
(D)に示す工程の続きの工程を示す概略断面図、図3
はSiN膜のアニール処理または酸化処理の効果を示す
グラフである。
【0018】図1,2に示す本発明の一実施例は、EP
ROMあるいはE2 PROMなどのように、フローティ
ングゲートを有するメモリセル用トランジスタと、フロ
ーティングゲートを有さない周辺回路領域用トランジス
タとが同一の半導体基板上に形成される半導体記憶装置
の製造過程を示す。
ROMあるいはE2 PROMなどのように、フローティ
ングゲートを有するメモリセル用トランジスタと、フロ
ーティングゲートを有さない周辺回路領域用トランジス
タとが同一の半導体基板上に形成される半導体記憶装置
の製造過程を示す。
【0019】図1(A)に示すように、半導体基板2を
準備する。半導体基板2としては、たとえばP型のシリ
コン単結晶基板(たとえば抵抗が8〜12Ω・cm)が
用いられる。なお、N型半導体基板またはNウェルの表
面に、Pウェルを形成した半導体基板を用いることもで
きる。
準備する。半導体基板2としては、たとえばP型のシリ
コン単結晶基板(たとえば抵抗が8〜12Ω・cm)が
用いられる。なお、N型半導体基板またはNウェルの表
面に、Pウェルを形成した半導体基板を用いることもで
きる。
【0020】まず、半導体基板2の表面に、図示省略し
てある選択酸化素子分離領域(LOCOS)を熱酸化法
により素子分離を行うべき所定のパターンで形成する。
LOCOSは、窒化シリコン膜をマスクとして熱酸化す
ることにより形成される。LOCOSの膜厚は、特に限
定されないが、たとえば500〜700nm程度であ
る。このLOCOSは、半導体基板2の全面に形成さ
れ、メモリセル領域X(第1領域)と周辺回路領域Y
(第2領域)とに形成される。以下、特に言及しない限
り、以下の処理は、メモリセル領域Xと周辺回路領域Y
との双方に同時に行われる。
てある選択酸化素子分離領域(LOCOS)を熱酸化法
により素子分離を行うべき所定のパターンで形成する。
LOCOSは、窒化シリコン膜をマスクとして熱酸化す
ることにより形成される。LOCOSの膜厚は、特に限
定されないが、たとえば500〜700nm程度であ
る。このLOCOSは、半導体基板2の全面に形成さ
れ、メモリセル領域X(第1領域)と周辺回路領域Y
(第2領域)とに形成される。以下、特に言及しない限
り、以下の処理は、メモリセル領域Xと周辺回路領域Y
との双方に同時に行われる。
【0021】LOCOSの間に位置する半導体基板2の
表面に、たとえば酸化シリコン膜で構成されるゲート絶
縁膜4を、熱酸化法などで成膜する。ゲート絶縁膜4を
成膜するための条件としては、特に限定されないが、8
00〜900℃程度のウェット酸化で行う。このゲート
絶縁膜4の膜厚は、たとえば10〜20nm程度であ
る。
表面に、たとえば酸化シリコン膜で構成されるゲート絶
縁膜4を、熱酸化法などで成膜する。ゲート絶縁膜4を
成膜するための条件としては、特に限定されないが、8
00〜900℃程度のウェット酸化で行う。このゲート
絶縁膜4の膜厚は、たとえば10〜20nm程度であ
る。
【0022】次に、ゲート絶縁膜4の表面に、フローテ
ィングゲートを構成するための第1導電層6を成膜す
る。第1導電層6は、たとえばポリシリコン膜で構成さ
れ、CVD法により成膜される。第1導電層6の膜厚
は、たとえば80〜100nm程度である。
ィングゲートを構成するための第1導電層6を成膜す
る。第1導電層6は、たとえばポリシリコン膜で構成さ
れ、CVD法により成膜される。第1導電層6の膜厚
は、たとえば80〜100nm程度である。
【0023】次に、図1(B)に示すように、この第1
導電層6を、レジストマスクを用いてエッチング加工
し、メモリセル領域Xでは、ビットライン方向に沿って
所定のパターンでエッチングし、周辺回路領域Yでは除
去する。そのエッチング処理により、周辺回路領域Yの
ゲート絶縁膜4は、ほとんど除去されるが多少残ること
もある。
導電層6を、レジストマスクを用いてエッチング加工
し、メモリセル領域Xでは、ビットライン方向に沿って
所定のパターンでエッチングし、周辺回路領域Yでは除
去する。そのエッチング処理により、周辺回路領域Yの
ゲート絶縁膜4は、ほとんど除去されるが多少残ること
もある。
【0024】次に、図1(C)に示すように、ONO膜
の一部となる下層側酸化シリコン膜(SiO2 )8を、
熱酸化法により、メモリセル領域Xでは、第1導電層6
の表面に成膜し、周辺回路領域Yでは、半導体基板2の
表面に成膜する。下層側酸化シリコン膜8を成膜するた
めの熱酸化条件は、特に限定されないが、良質な酸化膜
とするために、約1000℃の温度で希釈酸化を行い、
10nm程度の酸化シリコン膜を成膜する。
の一部となる下層側酸化シリコン膜(SiO2 )8を、
熱酸化法により、メモリセル領域Xでは、第1導電層6
の表面に成膜し、周辺回路領域Yでは、半導体基板2の
表面に成膜する。下層側酸化シリコン膜8を成膜するた
めの熱酸化条件は、特に限定されないが、良質な酸化膜
とするために、約1000℃の温度で希釈酸化を行い、
10nm程度の酸化シリコン膜を成膜する。
【0025】次に、同図(D)に示すように、中間窒化
シリコン膜(SiN)10を、CVD法により下層側酸
化シリコン膜8の上に、たとえば7〜11nm程度の膜
厚で成膜する。次に、本実施例では、窒化シリコン膜1
0を、800°C以上の温度でアニール処理または酸化
処理する。窒化シリコン膜を、800°C以上の温度
で、アニール処理または酸化処理することで、窒化シリ
コン膜のライトエッチング耐性を向上させることができ
る。
シリコン膜(SiN)10を、CVD法により下層側酸
化シリコン膜8の上に、たとえば7〜11nm程度の膜
厚で成膜する。次に、本実施例では、窒化シリコン膜1
0を、800°C以上の温度でアニール処理または酸化
処理する。窒化シリコン膜を、800°C以上の温度
で、アニール処理または酸化処理することで、窒化シリ
コン膜のライトエッチング耐性を向上させることができ
る。
【0026】図3は、下層側酸化シリコン膜の上に、膜
厚8nmの窒化シリコン膜(SiN)を成膜し、アニー
ル処理または酸化処理無しのSiN膜(図中黒丸)、窒
素ガス(N2 )雰囲気下で850°Cのアニール処理を
20分行ったSiN膜(図中白丸)、窒素ガス(N2 )
雰囲気下で900°Cのアニール処理を20分行ったS
iN膜(図中黒四角)、および乾燥酸素ガス(DryO
2 )雰囲気下で850°Cの酸化処理を20分行ったS
iN膜(図中白四角)を準備し、それぞれについて、ラ
イトエッチングを行った結果を示す。図3に示すよう
に、アニール処理または酸化処理が施されたSiN膜
は、これらがいずれも施されていないSiN膜に比較
し、ライトエッチング耐性が格別に向上することが確認
された。
厚8nmの窒化シリコン膜(SiN)を成膜し、アニー
ル処理または酸化処理無しのSiN膜(図中黒丸)、窒
素ガス(N2 )雰囲気下で850°Cのアニール処理を
20分行ったSiN膜(図中白丸)、窒素ガス(N2 )
雰囲気下で900°Cのアニール処理を20分行ったS
iN膜(図中黒四角)、および乾燥酸素ガス(DryO
2 )雰囲気下で850°Cの酸化処理を20分行ったS
iN膜(図中白四角)を準備し、それぞれについて、ラ
イトエッチングを行った結果を示す。図3に示すよう
に、アニール処理または酸化処理が施されたSiN膜
は、これらがいずれも施されていないSiN膜に比較
し、ライトエッチング耐性が格別に向上することが確認
された。
【0027】次に、本実施例では、図2(E)に示すよ
うに、メモリセル領域Xをレジスト膜でマスクし、メモ
リセル領域Yの窒化シリコン膜10および下層側酸化シ
リコン膜8をエッチングにより除去し、半導体基板2の
表面を露出させる。ただし、周辺回路領域Yの半導体基
板2の表面には、自然酸化膜12が形成される。
うに、メモリセル領域Xをレジスト膜でマスクし、メモ
リセル領域Yの窒化シリコン膜10および下層側酸化シ
リコン膜8をエッチングにより除去し、半導体基板2の
表面を露出させる。ただし、周辺回路領域Yの半導体基
板2の表面には、自然酸化膜12が形成される。
【0028】次に、同図(F)に示すように、メモリセ
ル領域Xのレジスト膜を除去した後、周辺回路領域Yの
半導体基板2の表面に良質のゲート絶縁膜16(図2
(G)参照)を形成する直前に、半導体基板2の表面の
自然酸化膜12を除去するために、半導体基板の表面全
体を希フッ酸によりライトエッチングする。
ル領域Xのレジスト膜を除去した後、周辺回路領域Yの
半導体基板2の表面に良質のゲート絶縁膜16(図2
(G)参照)を形成する直前に、半導体基板2の表面の
自然酸化膜12を除去するために、半導体基板の表面全
体を希フッ酸によりライトエッチングする。
【0029】その際に、従来では、メモリセル領域Xの
窒化シリコン膜10がライトエッチングにより削られた
り、場合によっては除去されていたが、本実施例では、
窒化シリコン膜を、800°C以上の温度で、アニール
処理または酸化処理してあり、ライトエッチング耐性が
向上しているので、窒化シリコン膜10の膜減りは少な
い。このことは、図3に示す結果からも明かである。
窒化シリコン膜10がライトエッチングにより削られた
り、場合によっては除去されていたが、本実施例では、
窒化シリコン膜を、800°C以上の温度で、アニール
処理または酸化処理してあり、ライトエッチング耐性が
向上しているので、窒化シリコン膜10の膜減りは少な
い。このことは、図3に示す結果からも明かである。
【0030】次に、図2(G)に示すように、周辺回路
領域Yの自然酸化膜が除去された半導体基板の表面に、
周辺回路用トランジスタのゲート絶縁膜16となる酸化
シリコン膜を成膜すると共に、同時に、メモリセル領域
Xの窒化シリコン膜10の上に、上層側酸化シリコン膜
14を成膜する。上層側酸化シリコン膜14を熱酸化法
で成膜するには、800〜900℃のウェット酸化によ
り行う。上層側酸化シリコン膜14の膜厚は、特に限定
されないが、約2nm程度である。
領域Yの自然酸化膜が除去された半導体基板の表面に、
周辺回路用トランジスタのゲート絶縁膜16となる酸化
シリコン膜を成膜すると共に、同時に、メモリセル領域
Xの窒化シリコン膜10の上に、上層側酸化シリコン膜
14を成膜する。上層側酸化シリコン膜14を熱酸化法
で成膜するには、800〜900℃のウェット酸化によ
り行う。上層側酸化シリコン膜14の膜厚は、特に限定
されないが、約2nm程度である。
【0031】下層側酸化シリコン膜8と窒化シリコン膜
10と上層側酸化シリコン膜14とで、ONO膜18が
形成される。次に、図2(H)に示すように、メモリセ
ル領域Xおよび周辺回路領域Yの全面に、第2導電層を
成膜する。第2導電層は、たとえばポリシリコン膜ある
いはポリシリコン膜とシリサイド膜(たとえばタングス
テンシリサイド膜)との積層膜であるシリサイド膜で構
成され、CVDにより成膜される。
10と上層側酸化シリコン膜14とで、ONO膜18が
形成される。次に、図2(H)に示すように、メモリセ
ル領域Xおよび周辺回路領域Yの全面に、第2導電層を
成膜する。第2導電層は、たとえばポリシリコン膜ある
いはポリシリコン膜とシリサイド膜(たとえばタングス
テンシリサイド膜)との積層膜であるシリサイド膜で構
成され、CVDにより成膜される。
【0032】次に、この第2導電層をエッチングにより
加工し、メモリセル領域Xでは、コントロールゲート2
0aとし、周辺回路領域Yでは、周辺回路用トランジス
タのゲート電極20bとする。なお、メモリセル領域X
では、コントロールゲート20aの加工と同時に、ON
O膜18およびフローティングゲート6aの加工も行
い、メモリセル領域Xには、フローティングゲート6a
を有するメモリセル用トランジスタが構成される。
加工し、メモリセル領域Xでは、コントロールゲート2
0aとし、周辺回路領域Yでは、周辺回路用トランジス
タのゲート電極20bとする。なお、メモリセル領域X
では、コントロールゲート20aの加工と同時に、ON
O膜18およびフローティングゲート6aの加工も行
い、メモリセル領域Xには、フローティングゲート6a
を有するメモリセル用トランジスタが構成される。
【0033】本実施例に係る半導体装置の製造方法で
は、窒化シリコン膜10にアニール処理または酸化処理
が施されているので、窒化シリコン膜10のエッチング
耐性が向上する。その結果、図2(F)に示す工程で、
窒化シリコン膜10がライトエッチングに曝されたとし
ても、窒化シリコン膜10膜の膜減りを最小限に抑える
ことができる。したがって、窒化シリコン膜の設計値を
薄くすることが可能になり、結果として、ONO膜18
を薄くすることができる。
は、窒化シリコン膜10にアニール処理または酸化処理
が施されているので、窒化シリコン膜10のエッチング
耐性が向上する。その結果、図2(F)に示す工程で、
窒化シリコン膜10がライトエッチングに曝されたとし
ても、窒化シリコン膜10膜の膜減りを最小限に抑える
ことができる。したがって、窒化シリコン膜の設計値を
薄くすることが可能になり、結果として、ONO膜18
を薄くすることができる。
【0034】本実施例では、ONO膜18を、メモリセ
ル用トランジスタのフローティングゲート6aの中間絶
縁膜として用いているので、カップリング比を高めるこ
とができ、メモリセル用トランジスタへの書き込み・消
去電圧を下げることができる。
ル用トランジスタのフローティングゲート6aの中間絶
縁膜として用いているので、カップリング比を高めるこ
とができ、メモリセル用トランジスタへの書き込み・消
去電圧を下げることができる。
【0035】アニールまたは酸化処理した窒化シリコン
膜10のライトエッチング耐性が向上していると言うこ
とは、SiとNとのボンドが、アニールまたは酸化処理
しない窒化シリコン膜に比較し、良好に形成されている
と考えられる。したがって、本実施例に係る方法で得ら
れた窒化シリコン膜をONO膜18中に用いたメモリセ
ル用トランジスタでは、リーク電流特性、電荷保持特
性、およびディスターブ特性を向上させることが期待で
きる。
膜10のライトエッチング耐性が向上していると言うこ
とは、SiとNとのボンドが、アニールまたは酸化処理
しない窒化シリコン膜に比較し、良好に形成されている
と考えられる。したがって、本実施例に係る方法で得ら
れた窒化シリコン膜をONO膜18中に用いたメモリセ
ル用トランジスタでは、リーク電流特性、電荷保持特
性、およびディスターブ特性を向上させることが期待で
きる。
【0036】なお、本発明は、上述した実施例に限定さ
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。たとえば、上記実施例では、本発明に係る
製造方法を、フローティングゲートを有するトランジス
タの製造方法として説明したが、本発明はこれに限定さ
れず、ONO膜あるいは窒化シリコン膜を必要とし、そ
の窒化シリコン膜がライトエッチングに曝される半導体
装置の製造方法全てに対して適用することができる。
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。たとえば、上記実施例では、本発明に係る
製造方法を、フローティングゲートを有するトランジス
タの製造方法として説明したが、本発明はこれに限定さ
れず、ONO膜あるいは窒化シリコン膜を必要とし、そ
の窒化シリコン膜がライトエッチングに曝される半導体
装置の製造方法全てに対して適用することができる。
【0037】
【発明の効果】以上説明してきたように、本発明によれ
ば、SiN膜にアニール処理または酸化処理が施されて
いるので、SiN膜のエッチング耐性が向上する。その
結果、半導体装置の製造プロセスにおいて、SiN膜が
ライトエッチングに曝される工程があったとしても、S
iN膜の膜減りを最小限に抑えることができる。したが
って、SiN膜の設計値を薄くすることが可能になり、
このSiN膜をONO膜として用いた場合に、ONO膜
を薄くすることができる。ONO膜を、メモリセルを構
成するトランジスタのフローティングゲートの中間絶縁
膜として用いれば、カップリング比を高めることがで
き、メモリセル用トランジスタへの書き込み・消去電圧
を下げることができる。
ば、SiN膜にアニール処理または酸化処理が施されて
いるので、SiN膜のエッチング耐性が向上する。その
結果、半導体装置の製造プロセスにおいて、SiN膜が
ライトエッチングに曝される工程があったとしても、S
iN膜の膜減りを最小限に抑えることができる。したが
って、SiN膜の設計値を薄くすることが可能になり、
このSiN膜をONO膜として用いた場合に、ONO膜
を薄くすることができる。ONO膜を、メモリセルを構
成するトランジスタのフローティングゲートの中間絶縁
膜として用いれば、カップリング比を高めることがで
き、メモリセル用トランジスタへの書き込み・消去電圧
を下げることができる。
【0038】アニールまたは酸化処理したSiN膜のラ
イトエッチング耐性が向上していると言うことは、Si
とNとのボンドが、アニールまたは酸化処理しないSi
N膜に比較し、良好に形成されていると考えられる。し
たがって、本発明に係る方法で得られたSiN膜をON
O膜中に有するメモリセル用トランジスタでは、リーク
電流特性、電荷保持特性、およびディスターブ特性を向
上させることが期待できる。
イトエッチング耐性が向上していると言うことは、Si
とNとのボンドが、アニールまたは酸化処理しないSi
N膜に比較し、良好に形成されていると考えられる。し
たがって、本発明に係る方法で得られたSiN膜をON
O膜中に有するメモリセル用トランジスタでは、リーク
電流特性、電荷保持特性、およびディスターブ特性を向
上させることが期待できる。
【図1】図1(A)〜(D)は本発明の一実施例に係る
半導体装置の製造過程を示す概略断面図である。
半導体装置の製造過程を示す概略断面図である。
【図2】図2(E)〜(H)は図1(D)に示す工程の
続きの工程を示す概略断面図である。
続きの工程を示す概略断面図である。
【図3】図3はSiN膜のアニール処理または酸化処理
の効果を示すグラフである。
の効果を示すグラフである。
2… 半導体基板
4… ゲート絶縁膜
6… 第1導電層
8… 下層側酸化シリコン膜
10… 窒化シリコン膜
12… 自然酸化膜
14… 上層側酸化シリコン膜
16… ゲート絶縁膜
18… ONO膜
20a… コントロールゲート
20b… ゲート電極
Claims (5)
- 【請求項1】半導体基板の表面に形成された第1領域お
よび第2領域の上に、前記第1領域のトランジスタのゲ
ート絶縁膜となる絶縁膜を形成する工程と、 前記絶縁膜の上に、前記第1領域のフローティングゲー
トとなるフローティングゲート用導電層を形成する工程
と、 エッチングを行い、前記第1領域のフローティングゲー
ト用導電層をパターン加工すると共に、第2領域のフロ
ーティングゲート用導電層および絶縁膜を除去する工程
と、 前記第1領域と前記第2領域に、下層側酸化シリコン膜
を形成する工程と、 前記下層側酸化シリコン膜の上に、窒化シリコン膜を形
成する工程と、 前記窒化シリコン膜をアニール処理または酸化処理する
工程と、 前記第1領域をレジスト膜でマスクし、前記第2領域の
窒化シリコン膜および下層側酸化シリコン膜をエッチン
グにより除去する工程と、 前記第1領域のレジスト膜を除去し、前記第2領域の自
然酸化膜を除去するために、ライトエッチングを行う工
程とを有する、 半導体装置の製造方法。 - 【請求項2】前記ライトエッチングを行った後、前記第
1領域の窒化シリコン膜の上に、上層側酸化シリコン膜
を形成すると共に、前記第2領域の自然酸化膜が除去さ
れた表面に第2領域のゲート絶縁膜となる酸化シリコン
膜を形成する工程と、前記 第1領域と前記第2領域との上に、第1領域および
第2領域のゲート電極となるゲート用導電層を形成する
工程と、 前記第1領域および第2領域のゲート用導電層をエッチ
ングによりパターン加工し、前記第1領域にはフローテ
ィングゲートを有するトランジスタを形成し、前記第2
領域にはフローティングゲートを有さないトランジスタ
を形成する工程とを、 さらに有する請求項1に記載の半導体装置の製造方法。 - 【請求項3】前記第1領域がメモリセル領域であり、前
記第2領域が周辺回路領域である請求項2に記載の半導
体装置の製造方法。 - 【請求項4】前記窒化シリコン膜形成後のアニール処理
は、窒素ガス雰囲気下で800°C以上の温度で行う請
求項1〜3のいずれかに記載の半導体装置の製造方法。 - 【請求項5】前記窒化シリコン膜形成後の酸化処理は、
乾燥酸素雰囲気下で800°C以上の温度で行う請求項
1〜4のいずれかに記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19336594A JP3371169B2 (ja) | 1994-08-17 | 1994-08-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19336594A JP3371169B2 (ja) | 1994-08-17 | 1994-08-17 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0864698A JPH0864698A (ja) | 1996-03-08 |
JP3371169B2 true JP3371169B2 (ja) | 2003-01-27 |
Family
ID=16306706
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19336594A Expired - Fee Related JP3371169B2 (ja) | 1994-08-17 | 1994-08-17 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3371169B2 (ja) |
-
1994
- 1994-08-17 JP JP19336594A patent/JP3371169B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH0864698A (ja) | 1996-03-08 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |