JP3371169B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、さらに詳しくは、たとえばフローティングゲー
トを有するトランジスタとフローティングゲートを有さ
ないトランジスタとを同一半導体基板上に同時に形成す
るための半導体装置の製造方法に関する。
に係り、さらに詳しくは、たとえばフローティングゲー
トを有するトランジスタとフローティングゲートを有さ
ないトランジスタとを同一半導体基板上に同時に形成す
るための半導体装置の製造方法に関する。
【０００２】
【従来の技術】ＥＰＲＯＭやフラッシュ型Ｅ2 ＰＲＯＭ
などの不揮発性メモリ装置では、チャネルホットエレク
トロン（ＣＨＥ）効果あるいはＦ−Ｎトンネリング効果
などを利用し、電荷をフローティングゲートに注入し、
データの書き込みを行っている。フローティングゲート
に注入された電荷は、電源を落としても抜けることな
く、永久にデータを保持し続けることが理想である。
などの不揮発性メモリ装置では、チャネルホットエレク
トロン（ＣＨＥ）効果あるいはＦ−Ｎトンネリング効果
などを利用し、電荷をフローティングゲートに注入し、
データの書き込みを行っている。フローティングゲート
に注入された電荷は、電源を落としても抜けることな
く、永久にデータを保持し続けることが理想である。
【０００３】ところが、実際には、フローティングゲー
トに注入されている電荷は、熱放出モデルにしたがっ
て、除々にコントロールゲートや基板側に抜けていく。
したがって、不揮発性メモリ装置では、フローティング
ゲートに対して注入された電荷を長時間にわたり保持す
る、いわゆる電荷保持特性が素子の信頼性上の重要なポ
イントとなっている。
トに注入されている電荷は、熱放出モデルにしたがっ
て、除々にコントロールゲートや基板側に抜けていく。
したがって、不揮発性メモリ装置では、フローティング
ゲートに対して注入された電荷を長時間にわたり保持す
る、いわゆる電荷保持特性が素子の信頼性上の重要なポ
イントとなっている。
【０００４】従来の不揮発性メモリ装置では、この電荷
保持特性は、データ書き込み直後を１００とすると、２
０％低下するのに常温で約１０年である。電荷保持特性
を向上させるため、従来では、フローティングゲートと
コントロールゲートとの間の中間絶縁膜を、ＯＮＯ膜
（ＳｉＯ2 ／Ｓｉ3 Ｎ4 ／ＳｉＯ2）で構成している。
中間絶縁膜として、通常の酸化シリコン膜（ＳｉＯ2 ）
でなくＯＮＯ膜とする理由は、酸化シリコン膜の誘導率
が３．９に対して、窒化シリコン膜（Ｓｉ3 Ｎ4 、単に
ＳｉＮとも称する）のそれは、７．５と酸化シリコン膜
の約二倍であり、薄膜化しても、カップリング容量を大
きくできるためである。カップリング容量が大きいと言
うことは、コントロールゲートに与えた電位がカップリ
ング容量比によって、フローティングゲート下層のゲー
ト絶縁膜に対して印加されるため、通常のセルの読み出
しや、書き込み消去特性の向上につながる。しかし、窒
化シリコン膜だけでは、ＰＦ電流によりリークが起きる
ため、窒化シリコン膜を挟んで下層側酸化シリコン膜と
上層側酸化シリコン膜とを形成してある。このような中
間絶縁膜の構造を、一般にＯＮＯ膜と称している。
保持特性は、データ書き込み直後を１００とすると、２
０％低下するのに常温で約１０年である。電荷保持特性
を向上させるため、従来では、フローティングゲートと
コントロールゲートとの間の中間絶縁膜を、ＯＮＯ膜
（ＳｉＯ2 ／Ｓｉ3 Ｎ4 ／ＳｉＯ2）で構成している。
中間絶縁膜として、通常の酸化シリコン膜（ＳｉＯ2 ）
でなくＯＮＯ膜とする理由は、酸化シリコン膜の誘導率
が３．９に対して、窒化シリコン膜（Ｓｉ3 Ｎ4 、単に
ＳｉＮとも称する）のそれは、７．５と酸化シリコン膜
の約二倍であり、薄膜化しても、カップリング容量を大
きくできるためである。カップリング容量が大きいと言
うことは、コントロールゲートに与えた電位がカップリ
ング容量比によって、フローティングゲート下層のゲー
ト絶縁膜に対して印加されるため、通常のセルの読み出
しや、書き込み消去特性の向上につながる。しかし、窒
化シリコン膜だけでは、ＰＦ電流によりリークが起きる
ため、窒化シリコン膜を挟んで下層側酸化シリコン膜と
上層側酸化シリコン膜とを形成してある。このような中
間絶縁膜の構造を、一般にＯＮＯ膜と称している。
【０００５】半導体基板上には、このようなＯＮＯ膜お
よびフローティングゲートを有するトランジスタと共
に、周辺回路用などとして、フローティングゲートを有
さないトランジスタが同時に形成される。このようにフ
ローティングゲートを有するトランジスタとフローティ
ングゲートを有さないトランジスタとが同一の半導体基
板上に形成される半導体装置の製造プロセスを図１，２
に示す。
よびフローティングゲートを有するトランジスタと共
に、周辺回路用などとして、フローティングゲートを有
さないトランジスタが同時に形成される。このようにフ
ローティングゲートを有するトランジスタとフローティ
ングゲートを有さないトランジスタとが同一の半導体基
板上に形成される半導体装置の製造プロセスを図１，２
に示す。
【０００６】
【発明が解決しようとする課題】図１，２に示す製造プ
ロセスの詳細な説明は、本発明の実施例の説明で行うと
して、ここでは従来技術の問題点のみを示す。図２
（Ｇ）に示すように、製造プロセスの簡略化を図るため
に、メモリセル領域Ｘに形成されるＯＮＯ膜１８の上層
側酸化シリコン膜１４と、周辺回路領域Ｙに形成される
酸化シリコン膜製ゲート絶縁膜１６とは同時に形成され
る。このため、周辺回路領域Ｙのゲート絶縁膜１６を形
成するための前処理として、図２（Ｅ）および同図
（Ｆ）に示すように、周辺回路領域Ｙの半導体基板２の
表面は、希フッ酸によるライトエッチングが行われ、自
然酸化膜１２が除去される。
ロセスの詳細な説明は、本発明の実施例の説明で行うと
して、ここでは従来技術の問題点のみを示す。図２
（Ｇ）に示すように、製造プロセスの簡略化を図るため
に、メモリセル領域Ｘに形成されるＯＮＯ膜１８の上層
側酸化シリコン膜１４と、周辺回路領域Ｙに形成される
酸化シリコン膜製ゲート絶縁膜１６とは同時に形成され
る。このため、周辺回路領域Ｙのゲート絶縁膜１６を形
成するための前処理として、図２（Ｅ）および同図
（Ｆ）に示すように、周辺回路領域Ｙの半導体基板２の
表面は、希フッ酸によるライトエッチングが行われ、自
然酸化膜１２が除去される。
【０００７】ところが、このライトエッチングにより、
メモリセル領域Ｘの窒化シリコン膜１０もエッチングさ
れ、窒化シリコン膜１０の膜厚が減少したり、場合によ
っては完全に除去されてしまう。図２（Ｇ）および同図
（Ｈ）に示すＯＮＯ膜１８は、カップリング比を高める
ために、可能な限り薄く構成することが望ましいが、ラ
イトエッチングによる窒化シリコン膜１０の膜厚減少を
考慮して、窒化シリコン膜１０を厚く設計せざるを得
ず、全体としてＯＮＯ膜１０が厚く形成されていた。
メモリセル領域Ｘの窒化シリコン膜１０もエッチングさ
れ、窒化シリコン膜１０の膜厚が減少したり、場合によ
っては完全に除去されてしまう。図２（Ｇ）および同図
（Ｈ）に示すＯＮＯ膜１８は、カップリング比を高める
ために、可能な限り薄く構成することが望ましいが、ラ
イトエッチングによる窒化シリコン膜１０の膜厚減少を
考慮して、窒化シリコン膜１０を厚く設計せざるを得
ず、全体としてＯＮＯ膜１０が厚く形成されていた。
【０００８】本発明は、このような実状に鑑みてなさ
れ、ＯＮＯ膜などの中間に配置される窒化シリコン膜の
ライトエッチング耐性を向上させ、その膜厚減少が少な
く、窒化シリコン膜の膜厚を薄く設計することができる
半導体装置の製造方法を提供することを目的とする。
れ、ＯＮＯ膜などの中間に配置される窒化シリコン膜の
ライトエッチング耐性を向上させ、その膜厚減少が少な
く、窒化シリコン膜の膜厚を薄く設計することができる
半導体装置の製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る半導体装置の製造方法は、（ａ）半導
体基板の表面に形成された第１領域および第２領域の上
に、前記第１領域のトランジスタのゲート絶縁膜となる
絶縁膜を形成する工程と、（ｂ）前記絶縁膜の上に、前
記第１領域のフローティングゲートとなるフローティン
グゲート用導電層を形成する工程と、（ｃ）エッチング
を行い、前記第１領域のフローティングゲート用導電層
をパターン加工すると共に、第２領域のフローティング
ゲート用導電層および絶縁膜を除去する工程と、（ｄ）
前記第１領域と前記第２領域に、下層側酸化シリコン膜
を形成する工程と、（ｅ）前記下層側酸化シリコン膜の
上に、窒化シリコン膜を形成する工程と、（ｆ）前記窒
化シリコン膜をアニール処理または酸化処理する工程
と、（ｇ）前記第１領域をレジスト膜でマスクし、前記
第２領域の窒化シリコン膜および下層側酸化シリコン膜
をエッチングにより除去する工程と、（ｈ）前記第１領
域のレジスト膜を除去し、前記第２領域の自然酸化膜を
除去するために、ライトエッチングを行う工程とを有す
る。
に、本発明に係る半導体装置の製造方法は、（ａ）半導
体基板の表面に形成された第１領域および第２領域の上
に、前記第１領域のトランジスタのゲート絶縁膜となる
絶縁膜を形成する工程と、（ｂ）前記絶縁膜の上に、前
記第１領域のフローティングゲートとなるフローティン
グゲート用導電層を形成する工程と、（ｃ）エッチング
を行い、前記第１領域のフローティングゲート用導電層
をパターン加工すると共に、第２領域のフローティング
ゲート用導電層および絶縁膜を除去する工程と、（ｄ）
前記第１領域と前記第２領域に、下層側酸化シリコン膜
を形成する工程と、（ｅ）前記下層側酸化シリコン膜の
上に、窒化シリコン膜を形成する工程と、（ｆ）前記窒
化シリコン膜をアニール処理または酸化処理する工程
と、（ｇ）前記第１領域をレジスト膜でマスクし、前記
第２領域の窒化シリコン膜および下層側酸化シリコン膜
をエッチングにより除去する工程と、（ｈ）前記第１領
域のレジスト膜を除去し、前記第２領域の自然酸化膜を
除去するために、ライトエッチングを行う工程とを有す
る。
【００１０】
【００１１】本発明の半導体装置の製造方法は、（ｉ）
前記ライトエッチングを行った後、前記第１領域の窒化
シリコン膜の上に、上層側酸化シリコン膜を形成すると
共に、前記第２領域の自然酸化膜が除去された表面に第
２領域のゲート絶縁膜となる酸化シリコン膜を形成する
工程と、（ｊ）前記第１領域と前記第２領域との上に、
第１領域および第２領域のゲート電極となるゲート用導
電層を形成する工程と、（ｋ）前記第１領域および第２
領域のゲート用導電層をエッチングによりパターン加工
し、前記第１領域にはフローティングゲートを有するト
ランジスタを形成し、前記第２領域にはフローティング
ゲートを有さないトランジスタを形成する工程とをさら
に有し得る。
前記ライトエッチングを行った後、前記第１領域の窒化
シリコン膜の上に、上層側酸化シリコン膜を形成すると
共に、前記第２領域の自然酸化膜が除去された表面に第
２領域のゲート絶縁膜となる酸化シリコン膜を形成する
工程と、（ｊ）前記第１領域と前記第２領域との上に、
第１領域および第２領域のゲート電極となるゲート用導
電層を形成する工程と、（ｋ）前記第１領域および第２
領域のゲート用導電層をエッチングによりパターン加工
し、前記第１領域にはフローティングゲートを有するト
ランジスタを形成し、前記第２領域にはフローティング
ゲートを有さないトランジスタを形成する工程とをさら
に有し得る。
【００１２】前記窒化シリコン膜形成後のアニール処理
は、窒素ガス雰囲気下で８００°Ｃ以上の温度で行うこ
とが好ましい。前記窒化シリコン膜形成後の酸化処理
は、乾燥酸素雰囲気下で８００°Ｃ以上の温度で行うこ
とが好ましい。
は、窒素ガス雰囲気下で８００°Ｃ以上の温度で行うこ
とが好ましい。前記窒化シリコン膜形成後の酸化処理
は、乾燥酸素雰囲気下で８００°Ｃ以上の温度で行うこ
とが好ましい。
【００１３】
【作用】本発明に係る半導体装置の製造方法では、ＯＮ
Ｏ膜を構成する窒化シリコン膜をアニール処理または酸
化処理した後、この窒化シリコン膜がライトエッチング
に曝される。本発明者は、ライトエッチングによるＯＮ
Ｏ膜の窒化シリコン膜の膜減りを防止する技術について
鋭意検討した結果、窒化シリコン膜を、８００°Ｃ以上
の温度で、アニール処理または酸化処理することで、窒
化シリコン膜のライトエッチング耐性を向上させること
を見い出し、本発明を完成するに至った。
Ｏ膜を構成する窒化シリコン膜をアニール処理または酸
化処理した後、この窒化シリコン膜がライトエッチング
に曝される。本発明者は、ライトエッチングによるＯＮ
Ｏ膜の窒化シリコン膜の膜減りを防止する技術について
鋭意検討した結果、窒化シリコン膜を、８００°Ｃ以上
の温度で、アニール処理または酸化処理することで、窒
化シリコン膜のライトエッチング耐性を向上させること
を見い出し、本発明を完成するに至った。
【００１４】図３は、下層側酸化シリコン膜の上に、膜
厚８ｎｍの窒化シリコン膜（ＳｉＮ）を成膜し、アニー
ル処理または酸化処理無しのＳｉＮ膜（図中黒丸）、窒
素ガス（Ｎ2 ）雰囲気下で８５０°Ｃのアニール処理を
２０分行ったＳｉＮ膜（図中白丸）、窒素ガス（Ｎ2 ）
雰囲気下で９００°Ｃのアニール処理を２０分行ったＳ
ｉＮ膜（図中黒四角）、および乾燥酸素ガス（DryＯ
2 ）雰囲気下で８５０°Ｃの酸化処理を２０分行ったＳ
ｉＮ膜（図中白四角）を準備し、それぞれについて、ラ
イトエッチングを行った結果を示す。図３に示すよう
に、アニール処理または酸化処理が施されたＳｉＮ膜
は、これらがいずれも施されていないＳｉＮ膜に比較
し、ライトエッチング耐性が格別に向上することが確認
された。
厚８ｎｍの窒化シリコン膜（ＳｉＮ）を成膜し、アニー
ル処理または酸化処理無しのＳｉＮ膜（図中黒丸）、窒
素ガス（Ｎ2 ）雰囲気下で８５０°Ｃのアニール処理を
２０分行ったＳｉＮ膜（図中白丸）、窒素ガス（Ｎ2 ）
雰囲気下で９００°Ｃのアニール処理を２０分行ったＳ
ｉＮ膜（図中黒四角）、および乾燥酸素ガス（DryＯ
2 ）雰囲気下で８５０°Ｃの酸化処理を２０分行ったＳ
ｉＮ膜（図中白四角）を準備し、それぞれについて、ラ
イトエッチングを行った結果を示す。図３に示すよう
に、アニール処理または酸化処理が施されたＳｉＮ膜
は、これらがいずれも施されていないＳｉＮ膜に比較
し、ライトエッチング耐性が格別に向上することが確認
された。
【００１５】本発明では、ＳｉＮ膜にアニール処理また
は酸化処理が施されているので、ＳｉＮ膜のエッチング
耐性が向上する。その結果、半導体装置の製造プロセス
において、ＳｉＮ膜がライトエッチングに曝される工程
があったとしても、ＳｉＮ膜の膜減りを最小限に抑える
ことができる。したがって、ＳｉＮ膜の設計値を薄くす
ることが可能になり、このＳｉＮ膜をＯＮＯ膜として用
いた場合に、ＯＮＯ膜を薄くすることができる。ＯＮＯ
膜を、メモリセルを構成するトランジスタのフローティ
ングゲートの中間絶縁膜として用いれば、カップリング
比を高めることができ、メモリセル用トランジスタへの
書き込み・消去電圧を下げることができる。
は酸化処理が施されているので、ＳｉＮ膜のエッチング
耐性が向上する。その結果、半導体装置の製造プロセス
において、ＳｉＮ膜がライトエッチングに曝される工程
があったとしても、ＳｉＮ膜の膜減りを最小限に抑える
ことができる。したがって、ＳｉＮ膜の設計値を薄くす
ることが可能になり、このＳｉＮ膜をＯＮＯ膜として用
いた場合に、ＯＮＯ膜を薄くすることができる。ＯＮＯ
膜を、メモリセルを構成するトランジスタのフローティ
ングゲートの中間絶縁膜として用いれば、カップリング
比を高めることができ、メモリセル用トランジスタへの
書き込み・消去電圧を下げることができる。
【００１６】アニールまたは酸化処理したＳｉＮ膜のラ
イトエッチング耐性が向上していると言うことは、Ｓｉ
とＮとのボンドが、アニールまたは酸化処理しないＳｉ
Ｎ膜に比較し、良好に形成されていると考えられる。し
たがって、本発明に係る方法で得られたＳｉＮ膜をＯＮ
Ｏ膜中に有するメモリセル用トランジスタでは、リーク
電流特性、電荷保持特性、およびディスターブ特性を向
上させることが期待できる。
イトエッチング耐性が向上していると言うことは、Ｓｉ
とＮとのボンドが、アニールまたは酸化処理しないＳｉ
Ｎ膜に比較し、良好に形成されていると考えられる。し
たがって、本発明に係る方法で得られたＳｉＮ膜をＯＮ
Ｏ膜中に有するメモリセル用トランジスタでは、リーク
電流特性、電荷保持特性、およびディスターブ特性を向
上させることが期待できる。
【００１７】
【実施例】以下、本発明に係る半導体装置の製造方法
を、図面に示す実施例に基づき、詳細に説明する。図１
（Ａ）〜（Ｄ）は本発明の一実施例に係る半導体装置の
製造過程を示す概略断面図、図２（Ｅ）〜（Ｈ）は図１
（Ｄ）に示す工程の続きの工程を示す概略断面図、図３
はＳｉＮ膜のアニール処理または酸化処理の効果を示す
グラフである。
を、図面に示す実施例に基づき、詳細に説明する。図１
（Ａ）〜（Ｄ）は本発明の一実施例に係る半導体装置の
製造過程を示す概略断面図、図２（Ｅ）〜（Ｈ）は図１
（Ｄ）に示す工程の続きの工程を示す概略断面図、図３
はＳｉＮ膜のアニール処理または酸化処理の効果を示す
グラフである。
【００１８】図１，２に示す本発明の一実施例は、ＥＰ
ＲＯＭあるいはＥ2 ＰＲＯＭなどのように、フローティ
ングゲートを有するメモリセル用トランジスタと、フロ
ーティングゲートを有さない周辺回路領域用トランジス
タとが同一の半導体基板上に形成される半導体記憶装置
の製造過程を示す。
ＲＯＭあるいはＥ2 ＰＲＯＭなどのように、フローティ
ングゲートを有するメモリセル用トランジスタと、フロ
ーティングゲートを有さない周辺回路領域用トランジス
タとが同一の半導体基板上に形成される半導体記憶装置
の製造過程を示す。
【００１９】図１（Ａ）に示すように、半導体基板２を
準備する。半導体基板２としては、たとえばＰ型のシリ
コン単結晶基板（たとえば抵抗が８〜１２Ω・ｃｍ）が
用いられる。なお、Ｎ型半導体基板またはＮウェルの表
面に、Ｐウェルを形成した半導体基板を用いることもで
きる。
準備する。半導体基板２としては、たとえばＰ型のシリ
コン単結晶基板（たとえば抵抗が８〜１２Ω・ｃｍ）が
用いられる。なお、Ｎ型半導体基板またはＮウェルの表
面に、Ｐウェルを形成した半導体基板を用いることもで
きる。
【００２０】まず、半導体基板２の表面に、図示省略し
てある選択酸化素子分離領域（ＬＯＣＯＳ）を熱酸化法
により素子分離を行うべき所定のパターンで形成する。
ＬＯＣＯＳは、窒化シリコン膜をマスクとして熱酸化す
ることにより形成される。ＬＯＣＯＳの膜厚は、特に限
定されないが、たとえば５００〜７００ｎｍ程度であ
る。このＬＯＣＯＳは、半導体基板２の全面に形成さ
れ、メモリセル領域Ｘ（第１領域）と周辺回路領域Ｙ
（第２領域）とに形成される。以下、特に言及しない限
り、以下の処理は、メモリセル領域Ｘと周辺回路領域Ｙ
との双方に同時に行われる。
てある選択酸化素子分離領域（ＬＯＣＯＳ）を熱酸化法
により素子分離を行うべき所定のパターンで形成する。
ＬＯＣＯＳは、窒化シリコン膜をマスクとして熱酸化す
ることにより形成される。ＬＯＣＯＳの膜厚は、特に限
定されないが、たとえば５００〜７００ｎｍ程度であ
る。このＬＯＣＯＳは、半導体基板２の全面に形成さ
れ、メモリセル領域Ｘ（第１領域）と周辺回路領域Ｙ
（第２領域）とに形成される。以下、特に言及しない限
り、以下の処理は、メモリセル領域Ｘと周辺回路領域Ｙ
との双方に同時に行われる。
【００２１】ＬＯＣＯＳの間に位置する半導体基板２の
表面に、たとえば酸化シリコン膜で構成されるゲート絶
縁膜４を、熱酸化法などで成膜する。ゲート絶縁膜４を
成膜するための条件としては、特に限定されないが、８
００〜９００℃程度のウェット酸化で行う。このゲート
絶縁膜４の膜厚は、たとえば１０〜２０ｎｍ程度であ
る。
表面に、たとえば酸化シリコン膜で構成されるゲート絶
縁膜４を、熱酸化法などで成膜する。ゲート絶縁膜４を
成膜するための条件としては、特に限定されないが、８
００〜９００℃程度のウェット酸化で行う。このゲート
絶縁膜４の膜厚は、たとえば１０〜２０ｎｍ程度であ
る。
【００２２】次に、ゲート絶縁膜４の表面に、フローテ
ィングゲートを構成するための第１導電層６を成膜す
る。第１導電層６は、たとえばポリシリコン膜で構成さ
れ、ＣＶＤ法により成膜される。第１導電層６の膜厚
は、たとえば８０〜１００ｎｍ程度である。
ィングゲートを構成するための第１導電層６を成膜す
る。第１導電層６は、たとえばポリシリコン膜で構成さ
れ、ＣＶＤ法により成膜される。第１導電層６の膜厚
は、たとえば８０〜１００ｎｍ程度である。
【００２３】次に、図１（Ｂ）に示すように、この第１
導電層６を、レジストマスクを用いてエッチング加工
し、メモリセル領域Ｘでは、ビットライン方向に沿って
所定のパターンでエッチングし、周辺回路領域Ｙでは除
去する。そのエッチング処理により、周辺回路領域Ｙの
ゲート絶縁膜４は、ほとんど除去されるが多少残ること
もある。
導電層６を、レジストマスクを用いてエッチング加工
し、メモリセル領域Ｘでは、ビットライン方向に沿って
所定のパターンでエッチングし、周辺回路領域Ｙでは除
去する。そのエッチング処理により、周辺回路領域Ｙの
ゲート絶縁膜４は、ほとんど除去されるが多少残ること
もある。
【００２４】次に、図１（Ｃ）に示すように、ＯＮＯ膜
の一部となる下層側酸化シリコン膜（ＳｉＯ2 ）８を、
熱酸化法により、メモリセル領域Ｘでは、第１導電層６
の表面に成膜し、周辺回路領域Ｙでは、半導体基板２の
表面に成膜する。下層側酸化シリコン膜８を成膜するた
めの熱酸化条件は、特に限定されないが、良質な酸化膜
とするために、約１０００℃の温度で希釈酸化を行い、
１０ｎｍ程度の酸化シリコン膜を成膜する。
の一部となる下層側酸化シリコン膜（ＳｉＯ2 ）８を、
熱酸化法により、メモリセル領域Ｘでは、第１導電層６
の表面に成膜し、周辺回路領域Ｙでは、半導体基板２の
表面に成膜する。下層側酸化シリコン膜８を成膜するた
めの熱酸化条件は、特に限定されないが、良質な酸化膜
とするために、約１０００℃の温度で希釈酸化を行い、
１０ｎｍ程度の酸化シリコン膜を成膜する。
【００２５】次に、同図（Ｄ）に示すように、中間窒化
シリコン膜（ＳｉＮ）１０を、ＣＶＤ法により下層側酸
化シリコン膜８の上に、たとえば７〜１１ｎｍ程度の膜
厚で成膜する。次に、本実施例では、窒化シリコン膜１
０を、８００°Ｃ以上の温度でアニール処理または酸化
処理する。窒化シリコン膜を、８００°Ｃ以上の温度
で、アニール処理または酸化処理することで、窒化シリ
コン膜のライトエッチング耐性を向上させることができ
る。
シリコン膜（ＳｉＮ）１０を、ＣＶＤ法により下層側酸
化シリコン膜８の上に、たとえば７〜１１ｎｍ程度の膜
厚で成膜する。次に、本実施例では、窒化シリコン膜１
０を、８００°Ｃ以上の温度でアニール処理または酸化
処理する。窒化シリコン膜を、８００°Ｃ以上の温度
で、アニール処理または酸化処理することで、窒化シリ
コン膜のライトエッチング耐性を向上させることができ
る。
【００２６】図３は、下層側酸化シリコン膜の上に、膜
厚８ｎｍの窒化シリコン膜（ＳｉＮ）を成膜し、アニー
ル処理または酸化処理無しのＳｉＮ膜（図中黒丸）、窒
素ガス（Ｎ2 ）雰囲気下で８５０°Ｃのアニール処理を
２０分行ったＳｉＮ膜（図中白丸）、窒素ガス（Ｎ2 ）
雰囲気下で９００°Ｃのアニール処理を２０分行ったＳ
ｉＮ膜（図中黒四角）、および乾燥酸素ガス（DryＯ
2 ）雰囲気下で８５０°Ｃの酸化処理を２０分行ったＳ
ｉＮ膜（図中白四角）を準備し、それぞれについて、ラ
イトエッチングを行った結果を示す。図３に示すよう
に、アニール処理または酸化処理が施されたＳｉＮ膜
は、これらがいずれも施されていないＳｉＮ膜に比較
し、ライトエッチング耐性が格別に向上することが確認
された。
厚８ｎｍの窒化シリコン膜（ＳｉＮ）を成膜し、アニー
ル処理または酸化処理無しのＳｉＮ膜（図中黒丸）、窒
素ガス（Ｎ2 ）雰囲気下で８５０°Ｃのアニール処理を
２０分行ったＳｉＮ膜（図中白丸）、窒素ガス（Ｎ2 ）
雰囲気下で９００°Ｃのアニール処理を２０分行ったＳ
ｉＮ膜（図中黒四角）、および乾燥酸素ガス（DryＯ
2 ）雰囲気下で８５０°Ｃの酸化処理を２０分行ったＳ
ｉＮ膜（図中白四角）を準備し、それぞれについて、ラ
イトエッチングを行った結果を示す。図３に示すよう
に、アニール処理または酸化処理が施されたＳｉＮ膜
は、これらがいずれも施されていないＳｉＮ膜に比較
し、ライトエッチング耐性が格別に向上することが確認
された。
【００２７】次に、本実施例では、図２（Ｅ）に示すよ
うに、メモリセル領域Ｘをレジスト膜でマスクし、メモ
リセル領域Ｙの窒化シリコン膜１０および下層側酸化シ
リコン膜８をエッチングにより除去し、半導体基板２の
表面を露出させる。ただし、周辺回路領域Ｙの半導体基
板２の表面には、自然酸化膜１２が形成される。
うに、メモリセル領域Ｘをレジスト膜でマスクし、メモ
リセル領域Ｙの窒化シリコン膜１０および下層側酸化シ
リコン膜８をエッチングにより除去し、半導体基板２の
表面を露出させる。ただし、周辺回路領域Ｙの半導体基
板２の表面には、自然酸化膜１２が形成される。
【００２８】次に、同図（Ｆ）に示すように、メモリセ
ル領域Ｘのレジスト膜を除去した後、周辺回路領域Ｙの
半導体基板２の表面に良質のゲート絶縁膜１６（図２
（Ｇ）参照）を形成する直前に、半導体基板２の表面の
自然酸化膜１２を除去するために、半導体基板の表面全
体を希フッ酸によりライトエッチングする。
ル領域Ｘのレジスト膜を除去した後、周辺回路領域Ｙの
半導体基板２の表面に良質のゲート絶縁膜１６（図２
（Ｇ）参照）を形成する直前に、半導体基板２の表面の
自然酸化膜１２を除去するために、半導体基板の表面全
体を希フッ酸によりライトエッチングする。
【００２９】その際に、従来では、メモリセル領域Ｘの
窒化シリコン膜１０がライトエッチングにより削られた
り、場合によっては除去されていたが、本実施例では、
窒化シリコン膜を、８００°Ｃ以上の温度で、アニール
処理または酸化処理してあり、ライトエッチング耐性が
向上しているので、窒化シリコン膜１０の膜減りは少な
い。このことは、図３に示す結果からも明かである。
窒化シリコン膜１０がライトエッチングにより削られた
り、場合によっては除去されていたが、本実施例では、
窒化シリコン膜を、８００°Ｃ以上の温度で、アニール
処理または酸化処理してあり、ライトエッチング耐性が
向上しているので、窒化シリコン膜１０の膜減りは少な
い。このことは、図３に示す結果からも明かである。
【００３０】次に、図２（Ｇ）に示すように、周辺回路
領域Ｙの自然酸化膜が除去された半導体基板の表面に、
周辺回路用トランジスタのゲート絶縁膜１６となる酸化
シリコン膜を成膜すると共に、同時に、メモリセル領域
Ｘの窒化シリコン膜１０の上に、上層側酸化シリコン膜
１４を成膜する。上層側酸化シリコン膜１４を熱酸化法
で成膜するには、８００〜９００℃のウェット酸化によ
り行う。上層側酸化シリコン膜１４の膜厚は、特に限定
されないが、約２ｎｍ程度である。
領域Ｙの自然酸化膜が除去された半導体基板の表面に、
周辺回路用トランジスタのゲート絶縁膜１６となる酸化
シリコン膜を成膜すると共に、同時に、メモリセル領域
Ｘの窒化シリコン膜１０の上に、上層側酸化シリコン膜
１４を成膜する。上層側酸化シリコン膜１４を熱酸化法
で成膜するには、８００〜９００℃のウェット酸化によ
り行う。上層側酸化シリコン膜１４の膜厚は、特に限定
されないが、約２ｎｍ程度である。
【００３１】下層側酸化シリコン膜８と窒化シリコン膜
１０と上層側酸化シリコン膜１４とで、ＯＮＯ膜１８が
形成される。次に、図２（Ｈ）に示すように、メモリセ
ル領域Ｘおよび周辺回路領域Ｙの全面に、第２導電層を
成膜する。第２導電層は、たとえばポリシリコン膜ある
いはポリシリコン膜とシリサイド膜（たとえばタングス
テンシリサイド膜）との積層膜であるシリサイド膜で構
成され、ＣＶＤにより成膜される。
１０と上層側酸化シリコン膜１４とで、ＯＮＯ膜１８が
形成される。次に、図２（Ｈ）に示すように、メモリセ
ル領域Ｘおよび周辺回路領域Ｙの全面に、第２導電層を
成膜する。第２導電層は、たとえばポリシリコン膜ある
いはポリシリコン膜とシリサイド膜（たとえばタングス
テンシリサイド膜）との積層膜であるシリサイド膜で構
成され、ＣＶＤにより成膜される。
【００３２】次に、この第２導電層をエッチングにより
加工し、メモリセル領域Ｘでは、コントロールゲート２
０ａとし、周辺回路領域Ｙでは、周辺回路用トランジス
タのゲート電極２０ｂとする。なお、メモリセル領域Ｘ
では、コントロールゲート２０ａの加工と同時に、ＯＮ
Ｏ膜１８およびフローティングゲート６ａの加工も行
い、メモリセル領域Ｘには、フローティングゲート６ａ
を有するメモリセル用トランジスタが構成される。
加工し、メモリセル領域Ｘでは、コントロールゲート２
０ａとし、周辺回路領域Ｙでは、周辺回路用トランジス
タのゲート電極２０ｂとする。なお、メモリセル領域Ｘ
では、コントロールゲート２０ａの加工と同時に、ＯＮ
Ｏ膜１８およびフローティングゲート６ａの加工も行
い、メモリセル領域Ｘには、フローティングゲート６ａ
を有するメモリセル用トランジスタが構成される。
【００３３】本実施例に係る半導体装置の製造方法で
は、窒化シリコン膜１０にアニール処理または酸化処理
が施されているので、窒化シリコン膜１０のエッチング
耐性が向上する。その結果、図２（Ｆ）に示す工程で、
窒化シリコン膜１０がライトエッチングに曝されたとし
ても、窒化シリコン膜１０膜の膜減りを最小限に抑える
ことができる。したがって、窒化シリコン膜の設計値を
薄くすることが可能になり、結果として、ＯＮＯ膜１８
を薄くすることができる。
は、窒化シリコン膜１０にアニール処理または酸化処理
が施されているので、窒化シリコン膜１０のエッチング
耐性が向上する。その結果、図２（Ｆ）に示す工程で、
窒化シリコン膜１０がライトエッチングに曝されたとし
ても、窒化シリコン膜１０膜の膜減りを最小限に抑える
ことができる。したがって、窒化シリコン膜の設計値を
薄くすることが可能になり、結果として、ＯＮＯ膜１８
を薄くすることができる。
【００３４】本実施例では、ＯＮＯ膜１８を、メモリセ
ル用トランジスタのフローティングゲート６ａの中間絶
縁膜として用いているので、カップリング比を高めるこ
とができ、メモリセル用トランジスタへの書き込み・消
去電圧を下げることができる。
ル用トランジスタのフローティングゲート６ａの中間絶
縁膜として用いているので、カップリング比を高めるこ
とができ、メモリセル用トランジスタへの書き込み・消
去電圧を下げることができる。
【００３５】アニールまたは酸化処理した窒化シリコン
膜１０のライトエッチング耐性が向上していると言うこ
とは、ＳｉとＮとのボンドが、アニールまたは酸化処理
しない窒化シリコン膜に比較し、良好に形成されている
と考えられる。したがって、本実施例に係る方法で得ら
れた窒化シリコン膜をＯＮＯ膜１８中に用いたメモリセ
ル用トランジスタでは、リーク電流特性、電荷保持特
性、およびディスターブ特性を向上させることが期待で
きる。
膜１０のライトエッチング耐性が向上していると言うこ
とは、ＳｉとＮとのボンドが、アニールまたは酸化処理
しない窒化シリコン膜に比較し、良好に形成されている
と考えられる。したがって、本実施例に係る方法で得ら
れた窒化シリコン膜をＯＮＯ膜１８中に用いたメモリセ
ル用トランジスタでは、リーク電流特性、電荷保持特
性、およびディスターブ特性を向上させることが期待で
きる。
【００３６】なお、本発明は、上述した実施例に限定さ
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。たとえば、上記実施例では、本発明に係る
製造方法を、フローティングゲートを有するトランジス
タの製造方法として説明したが、本発明はこれに限定さ
れず、ＯＮＯ膜あるいは窒化シリコン膜を必要とし、そ
の窒化シリコン膜がライトエッチングに曝される半導体
装置の製造方法全てに対して適用することができる。
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。たとえば、上記実施例では、本発明に係る
製造方法を、フローティングゲートを有するトランジス
タの製造方法として説明したが、本発明はこれに限定さ
れず、ＯＮＯ膜あるいは窒化シリコン膜を必要とし、そ
の窒化シリコン膜がライトエッチングに曝される半導体
装置の製造方法全てに対して適用することができる。
【００３７】
【発明の効果】以上説明してきたように、本発明によれ
ば、ＳｉＮ膜にアニール処理または酸化処理が施されて
いるので、ＳｉＮ膜のエッチング耐性が向上する。その
結果、半導体装置の製造プロセスにおいて、ＳｉＮ膜が
ライトエッチングに曝される工程があったとしても、Ｓ
ｉＮ膜の膜減りを最小限に抑えることができる。したが
って、ＳｉＮ膜の設計値を薄くすることが可能になり、
このＳｉＮ膜をＯＮＯ膜として用いた場合に、ＯＮＯ膜
を薄くすることができる。ＯＮＯ膜を、メモリセルを構
成するトランジスタのフローティングゲートの中間絶縁
膜として用いれば、カップリング比を高めることがで
き、メモリセル用トランジスタへの書き込み・消去電圧
を下げることができる。
ば、ＳｉＮ膜にアニール処理または酸化処理が施されて
いるので、ＳｉＮ膜のエッチング耐性が向上する。その
結果、半導体装置の製造プロセスにおいて、ＳｉＮ膜が
ライトエッチングに曝される工程があったとしても、Ｓ
ｉＮ膜の膜減りを最小限に抑えることができる。したが
って、ＳｉＮ膜の設計値を薄くすることが可能になり、
このＳｉＮ膜をＯＮＯ膜として用いた場合に、ＯＮＯ膜
を薄くすることができる。ＯＮＯ膜を、メモリセルを構
成するトランジスタのフローティングゲートの中間絶縁
膜として用いれば、カップリング比を高めることがで
き、メモリセル用トランジスタへの書き込み・消去電圧
を下げることができる。
【００３８】アニールまたは酸化処理したＳｉＮ膜のラ
イトエッチング耐性が向上していると言うことは、Ｓｉ
とＮとのボンドが、アニールまたは酸化処理しないＳｉ
Ｎ膜に比較し、良好に形成されていると考えられる。し
たがって、本発明に係る方法で得られたＳｉＮ膜をＯＮ
Ｏ膜中に有するメモリセル用トランジスタでは、リーク
電流特性、電荷保持特性、およびディスターブ特性を向
上させることが期待できる。
イトエッチング耐性が向上していると言うことは、Ｓｉ
とＮとのボンドが、アニールまたは酸化処理しないＳｉ
Ｎ膜に比較し、良好に形成されていると考えられる。し
たがって、本発明に係る方法で得られたＳｉＮ膜をＯＮ
Ｏ膜中に有するメモリセル用トランジスタでは、リーク
電流特性、電荷保持特性、およびディスターブ特性を向
上させることが期待できる。
【図１】図１（Ａ）〜（Ｄ）は本発明の一実施例に係る
半導体装置の製造過程を示す概略断面図である。
半導体装置の製造過程を示す概略断面図である。
【図２】図２（Ｅ）〜（Ｈ）は図１（Ｄ）に示す工程の
続きの工程を示す概略断面図である。
続きの工程を示す概略断面図である。
【図３】図３はＳｉＮ膜のアニール処理または酸化処理
の効果を示すグラフである。
の効果を示すグラフである。
２… 半導体基板
４… ゲート絶縁膜
６… 第１導電層
８… 下層側酸化シリコン膜
１０… 窒化シリコン膜
１２… 自然酸化膜
１４… 上層側酸化シリコン膜
１６… ゲート絶縁膜
１８… ＯＮＯ膜
２０ａ… コントロールゲート
２０ｂ… ゲート電極
Claims (5)
- 【請求項１】半導体基板の表面に形成された第１領域お
よび第２領域の上に、前記第１領域のトランジスタのゲ
ート絶縁膜となる絶縁膜を形成する工程と、 前記絶縁膜の上に、前記第１領域のフローティングゲー
トとなるフローティングゲート用導電層を形成する工程
と、 エッチングを行い、前記第１領域のフローティングゲー
ト用導電層をパターン加工すると共に、第２領域のフロ
ーティングゲート用導電層および絶縁膜を除去する工程
と、 前記第１領域と前記第２領域に、下層側酸化シリコン膜
を形成する工程と、 前記下層側酸化シリコン膜の上に、窒化シリコン膜を形
成する工程と、 前記窒化シリコン膜をアニール処理または酸化処理する
工程と、 前記第１領域をレジスト膜でマスクし、前記第２領域の
窒化シリコン膜および下層側酸化シリコン膜をエッチン
グにより除去する工程と、 前記第１領域のレジスト膜を除去し、前記第２領域の自
然酸化膜を除去するために、ライトエッチングを行う工
程とを有する、 半導体装置の製造方法。 - 【請求項２】前記ライトエッチングを行った後、前記第
１領域の窒化シリコン膜の上に、上層側酸化シリコン膜
を形成すると共に、前記第２領域の自然酸化膜が除去さ
れた表面に第２領域のゲート絶縁膜となる酸化シリコン
膜を形成する工程と、前記 第１領域と前記第２領域との上に、第１領域および
第２領域のゲート電極となるゲート用導電層を形成する
工程と、 前記第１領域および第２領域のゲート用導電層をエッチ
ングによりパターン加工し、前記第１領域にはフローテ
ィングゲートを有するトランジスタを形成し、前記第２
領域にはフローティングゲートを有さないトランジスタ
を形成する工程とを、 さらに有する請求項１に記載の半導体装置の製造方法。 - 【請求項３】前記第１領域がメモリセル領域であり、前
記第２領域が周辺回路領域である請求項２に記載の半導
体装置の製造方法。 - 【請求項４】前記窒化シリコン膜形成後のアニール処理
は、窒素ガス雰囲気下で８００°Ｃ以上の温度で行う請
求項１〜３のいずれかに記載の半導体装置の製造方法。 - 【請求項５】前記窒化シリコン膜形成後の酸化処理は、
乾燥酸素雰囲気下で８００°Ｃ以上の温度で行う請求項
１〜４のいずれかに記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19336594A JP3371169B2 (ja) | 1994-08-17 | 1994-08-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19336594A JP3371169B2 (ja) | 1994-08-17 | 1994-08-17 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0864698A JPH0864698A (ja) | 1996-03-08 |
| JP3371169B2 true JP3371169B2 (ja) | 2003-01-27 |
Family
ID=16306706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19336594A Expired - Fee Related JP3371169B2 (ja) | 1994-08-17 | 1994-08-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3371169B2 (ja) |
-
1994
- 1994-08-17 JP JP19336594A patent/JP3371169B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0864698A (ja) | 1996-03-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |