JPH0249461A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0249461A JPH0249461A JP63200494A JP20049488A JPH0249461A JP H0249461 A JPH0249461 A JP H0249461A JP 63200494 A JP63200494 A JP 63200494A JP 20049488 A JP20049488 A JP 20049488A JP H0249461 A JPH0249461 A JP H0249461A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
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- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
- G11C5/146—Substrate bias generators
Landscapes
- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は基板電位発生回路とダイナミックメモリセルを
有する半導体記憶装置に関し、特に基板電位発生回路の
レイアウトに関する。
有する半導体記憶装置に関し、特に基板電位発生回路の
レイアウトに関する。
従来の基板電位発生回路を有する半導体記憶装置では、
基板電位発生回路からのメモリセルへの電子の注入量が
、メモリセルへの書き送電荷量に対して無視できる程度
であった為、基板電位発生回路の配置については特には
考慮されていなかった。
基板電位発生回路からのメモリセルへの電子の注入量が
、メモリセルへの書き送電荷量に対して無視できる程度
であった為、基板電位発生回路の配置については特には
考慮されていなかった。
ダイナミックメモリ及びダイナミックメモリセルを有す
る半導体集積回路は高集積化に伴い、1メモリセルのサ
イズも縮小してくる為、lメモリセルの1コンデンサー
に書き込むことのできる電荷量の最大値は減少してくる
。一方、高集積化に伴うメモリ容量の増大により個々の
素子サイズは縮小していくものの、チップサイズは漸増
してくる為、所定の基板電位を得る為には、基板電位発
生回路の能力をあげていかなくてはならない。すなわち
基板電位発生回路からの電子の注入量はチップサイズに
伴って漸増してくることになる。
る半導体集積回路は高集積化に伴い、1メモリセルのサ
イズも縮小してくる為、lメモリセルの1コンデンサー
に書き込むことのできる電荷量の最大値は減少してくる
。一方、高集積化に伴うメモリ容量の増大により個々の
素子サイズは縮小していくものの、チップサイズは漸増
してくる為、所定の基板電位を得る為には、基板電位発
生回路の能力をあげていかなくてはならない。すなわち
基板電位発生回路からの電子の注入量はチップサイズに
伴って漸増してくることになる。
以上のことから特に1人カビット以上のダイナミックメ
モリにおいては、基板電位発生回路からのメモリセルへ
の電子の注入が無視できない値となり、しばしば基板電
位発生回路近傍のメモリセルにおいて書き込みデータ二
の逆転がおこるという問題が発生する。
モリにおいては、基板電位発生回路からのメモリセルへ
の電子の注入が無視できない値となり、しばしば基板電
位発生回路近傍のメモリセルにおいて書き込みデータ二
の逆転がおこるという問題が発生する。
本発明の半導体記憶装置は、基板電位発生回路とダイナ
ミックメモリセルを有し、この基板電位発生回路を複数
個に分割しているということを特徴とする。
ミックメモリセルを有し、この基板電位発生回路を複数
個に分割しているということを特徴とする。
本発明について図面を参照にして説明する。1は半導体
記憶装置の1デバイスを示し、2はメモリセル部、3は
基板電位発生回路が配置される場所を示す。従来は、基
板電位発生回路3は1つしかなかったのに対し、本実施
例では2つに分割して設けられている。
記憶装置の1デバイスを示し、2はメモリセル部、3は
基板電位発生回路が配置される場所を示す。従来は、基
板電位発生回路3は1つしかなかったのに対し、本実施
例では2つに分割して設けられている。
第2図は本発明の実施例2を示す。1は半導体記憶装置
の1デバイスを示し、2はメモリセル部、3は基板電位
発生回路が配置される場所を示す。
の1デバイスを示し、2はメモリセル部、3は基板電位
発生回路が配置される場所を示す。
本実施例では基板電位発生回路3を4つに分割して設け
ている為、実施例1に比してさらに電子の注入量を低減
することができるが、同時にその分だけチップサイズが
大きくなるという点がある。
ている為、実施例1に比してさらに電子の注入量を低減
することができるが、同時にその分だけチップサイズが
大きくなるという点がある。
実施例1は、可能な限り小さいチップサイズを要求する
汎用のダイナミックRAMに適するのに対し、本実施例
2はビデオRAMのようにメモリセル以外の周辺回路部
の面積比が大きなデバイスや、チップサイズの大きなデ
バイスに適する。
汎用のダイナミックRAMに適するのに対し、本実施例
2はビデオRAMのようにメモリセル以外の周辺回路部
の面積比が大きなデバイスや、チップサイズの大きなデ
バイスに適する。
以上説明したように、本発明は、基板電位発生回路を複
数個に分割して1個、1個の能力を下げることにより、
メモリセルへの基板電位発生回路からの電子の注入量を
減少させ、メモリセルの誤動作を防ぐという効果がある
。
数個に分割して1個、1個の能力を下げることにより、
メモリセルへの基板電位発生回路からの電子の注入量を
減少させ、メモリセルの誤動作を防ぐという効果がある
。
第1図は本発明の実施例1を示す図、第2図は本発明の
実施例2を示す図である。 1・・・・・・半導体記憶装置の1デバイス、2・・・
・・・メモリセル部が配置される場所、3・・・・・・
基板電位発生回路が配置される場所。 代理人 弁理士 内 原 晋
実施例2を示す図である。 1・・・・・・半導体記憶装置の1デバイス、2・・・
・・・メモリセル部が配置される場所、3・・・・・・
基板電位発生回路が配置される場所。 代理人 弁理士 内 原 晋
Claims (1)
- 基板電位発生回路とダイナミックメモリセルを有する半
導体集積回路回路において、該基板電位発生回路を複数
個に分割して配置していることを特徴とする半導体記憶
装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63200494A JPH0724298B2 (ja) | 1988-08-10 | 1988-08-10 | 半導体記憶装置 |
EP89308106A EP0354784B1 (en) | 1988-08-10 | 1989-08-09 | Semiconductor memory device having plural biasing circuits for substrate |
DE68919155T DE68919155T2 (de) | 1988-08-10 | 1989-08-09 | Halbleiterspeicheranordnung mit verschiedenen Substrat-Vorspannungsschaltungen. |
KR1019890011313A KR940006993B1 (ko) | 1988-08-10 | 1989-08-09 | 반도체 메모리 장치 |
US07/391,891 US5022005A (en) | 1988-08-10 | 1989-08-10 | Semiconductor memory device having plural biasing circuits for substrate |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63200494A JPH0724298B2 (ja) | 1988-08-10 | 1988-08-10 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0249461A true JPH0249461A (ja) | 1990-02-19 |
JPH0724298B2 JPH0724298B2 (ja) | 1995-03-15 |
Family
ID=16425255
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63200494A Expired - Lifetime JPH0724298B2 (ja) | 1988-08-10 | 1988-08-10 | 半導体記憶装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5022005A (ja) |
EP (1) | EP0354784B1 (ja) |
JP (1) | JPH0724298B2 (ja) |
KR (1) | KR940006993B1 (ja) |
DE (1) | DE68919155T2 (ja) |
Families Citing this family (9)
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DE69028625T2 (de) * | 1990-06-12 | 1997-01-30 | Fujitsu Ltd | Dynamische Speichereinrichtung mit wahlfreiem Zugriff |
US5159206A (en) * | 1990-07-31 | 1992-10-27 | Tsay Ching Yuh | Power up reset circuit |
JP2724919B2 (ja) * | 1991-02-05 | 1998-03-09 | 三菱電機株式会社 | 基板バイアス発生装置 |
JPH04255989A (ja) * | 1991-02-07 | 1992-09-10 | Mitsubishi Electric Corp | 半導体記憶装置および内部電圧発生方法 |
JP3313383B2 (ja) * | 1991-06-27 | 2002-08-12 | 日本電気株式会社 | 読み出し専用記憶装置 |
EP0564204A3 (en) * | 1992-03-30 | 1994-09-28 | Mitsubishi Electric Corp | Semiconductor device |
KR950006067Y1 (ko) * | 1992-10-08 | 1995-07-27 | 문정환 | 반도체 메모리 장치 |
US6031411A (en) * | 1993-06-28 | 2000-02-29 | Texas Instruments Incorporated | Low power substrate bias circuit |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5590139A (en) * | 1978-12-27 | 1980-07-08 | Fujitsu Ltd | Substrate bias generating circuit |
JPS58114392A (ja) * | 1981-12-07 | 1983-07-07 | Fujitsu Ltd | 半導体記憶装置 |
US4760560A (en) * | 1985-08-30 | 1988-07-26 | Kabushiki Kaisha Toshiba | Random access memory with resistance to crystal lattice memory errors |
JPH01278059A (ja) * | 1988-04-28 | 1989-11-08 | Nec Corp | 半導体集積回路装置 |
-
1988
- 1988-08-10 JP JP63200494A patent/JPH0724298B2/ja not_active Expired - Lifetime
-
1989
- 1989-08-09 DE DE68919155T patent/DE68919155T2/de not_active Expired - Lifetime
- 1989-08-09 EP EP89308106A patent/EP0354784B1/en not_active Expired - Lifetime
- 1989-08-09 KR KR1019890011313A patent/KR940006993B1/ko not_active IP Right Cessation
- 1989-08-10 US US07/391,891 patent/US5022005A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
DE68919155T2 (de) | 1995-06-08 |
US5022005A (en) | 1991-06-04 |
JPH0724298B2 (ja) | 1995-03-15 |
EP0354784A2 (en) | 1990-02-14 |
DE68919155D1 (de) | 1994-12-08 |
EP0354784B1 (en) | 1994-11-02 |
EP0354784A3 (en) | 1991-12-11 |
KR900003886A (ko) | 1990-03-27 |
KR940006993B1 (ko) | 1994-08-03 |
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