JPH0831272B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0831272B2 JPH0831272B2 JP61228741A JP22874186A JPH0831272B2 JP H0831272 B2 JPH0831272 B2 JP H0831272B2 JP 61228741 A JP61228741 A JP 61228741A JP 22874186 A JP22874186 A JP 22874186A JP H0831272 B2 JPH0831272 B2 JP H0831272B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- voltage
- memory bank
- capacitor
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体記憶装置に関し、特に複数のメモリ
バンクを有するダイナミツク・ランダムアクセスメモリ
（以下ダイナミツクRAMと称する）に関するものであ
る。
バンクを有するダイナミツク・ランダムアクセスメモリ
（以下ダイナミツクRAMと称する）に関するものであ
る。
従来のダイナミツクRAMにおけるストレージゲートへ
の電圧印加装置の構成を第２図に示し、以下これを用い
て従来の技術を説明する。
の電圧印加装置の構成を第２図に示し、以下これを用い
て従来の技術を説明する。
図において、（１）はメモリバンクであり、ここでは
４個のメモリバンクを有する場合について示した。各メ
モリバンク（１）は行列状に配列された複数のメモリセ
ルを含む。各メモリセルは、選択用のMOSトランジスタ
と情報記憶用のコンデンサとを有する。ストレージゲー
ト（図示せず）は各メモリセルのコンデンサの一方の電
極を構成している。
４個のメモリバンクを有する場合について示した。各メ
モリバンク（１）は行列状に配列された複数のメモリセ
ルを含む。各メモリセルは、選択用のMOSトランジスタ
と情報記憶用のコンデンサとを有する。ストレージゲー
ト（図示せず）は各メモリセルのコンデンサの一方の電
極を構成している。
（２）は上記各メモリバンク（１）の周囲をとりまく
アルミ配線、（３）はメモリバンク（１）のストレージ
ゲートに印加する電圧発生回路である。
アルミ配線、（３）はメモリバンク（１）のストレージ
ゲートに印加する電圧発生回路である。
次に動作について説明する。４個のメモリバンク
（１）の中央に配置された電圧発生回路（３）によつて
発生した電圧は、各メモリバンク（１）の周囲をとりま
く各アルミ配線（２）に並列に印加され、上記各アルミ
配線（２）より各メモリバンク（１）に配置されている
上記ストレージゲートに印加される。
（１）の中央に配置された電圧発生回路（３）によつて
発生した電圧は、各メモリバンク（１）の周囲をとりま
く各アルミ配線（２）に並列に印加され、上記各アルミ
配線（２）より各メモリバンク（１）に配置されている
上記ストレージゲートに印加される。
従来の半導体記憶装置は以上のように構成されていた
ため、中央に配置された１個の電圧発生回路によりすべ
てのストレージゲートに電圧を印加しなければならず、
電圧発生回路の出力インピーダンスが大きくなり、スト
レージゲートのノイズによる誤動作の原因となつてい
る。また、アルミ配線の抵抗を減少させるためには上記
アルミ配線の幅を大きく取らねばならず、チツプ面積の
増大につながるなどの問題点があつた。
ため、中央に配置された１個の電圧発生回路によりすべ
てのストレージゲートに電圧を印加しなければならず、
電圧発生回路の出力インピーダンスが大きくなり、スト
レージゲートのノイズによる誤動作の原因となつてい
る。また、アルミ配線の抵抗を減少させるためには上記
アルミ配線の幅を大きく取らねばならず、チツプ面積の
増大につながるなどの問題点があつた。
この発明は上記のような問題点を解決するためになさ
れたもので、チツプ面積の増大をおさえると共に電圧発
生回路の出力インピーダンスを低下させることにより、
上記ノイズによる回路の誤動作などのない半導体記憶装
置を提供することを目的とする。
れたもので、チツプ面積の増大をおさえると共に電圧発
生回路の出力インピーダンスを低下させることにより、
上記ノイズによる回路の誤動作などのない半導体記憶装
置を提供することを目的とする。
この発明に係る半導体記憶装置は、複数のメモリバン
クに共通に設けられ、前記複数のメモリバンクの各々に
属するメモリセルのコンデンサの一方の電極に所定の電
圧を与えるための第１の電圧発生回路を備えた半導体記
憶装置において、各メモリバンクに対応して設けられ、
対応のメモリバンクに属するメモリセルのコンデンサの
一方の電極に所定の電圧を与えるための第２の電圧発生
回路を備えたことを特徴としている。
クに共通に設けられ、前記複数のメモリバンクの各々に
属するメモリセルのコンデンサの一方の電極に所定の電
圧を与えるための第１の電圧発生回路を備えた半導体記
憶装置において、各メモリバンクに対応して設けられ、
対応のメモリバンクに属するメモリセルのコンデンサの
一方の電極に所定の電圧を与えるための第２の電圧発生
回路を備えたことを特徴としている。
またさらに、各メモリバンクに属するメモリセルのコ
ンデンサの一方の電極と、他のメモリバンクに属するメ
モリセルのコンデンサの一方の電極とを接続するための
金属配線を備えてもよい。
ンデンサの一方の電極と、他のメモリバンクに属するメ
モリセルのコンデンサの一方の電極とを接続するための
金属配線を備えてもよい。
この発明に係る半導体記憶装置では、複数のメモリバ
ンクに共通に第１の電圧発生回路が設けられるととも
に、メモリバンクごとに第２の電圧発生回路が設けら
れ、各メモリバンクのストレージゲートに第１および第
２の電圧発生回路の両方から所定の電圧が与えられる。
したがって、第１の電圧発生回路のみが設けられていた
従来に比べ、各メモリバンクのストレージノードの任意
の位置と電圧発生回路の間のインピーダンスが小さくな
り、ストレージゲートのノイズによる誤動作が防止され
る。
ンクに共通に第１の電圧発生回路が設けられるととも
に、メモリバンクごとに第２の電圧発生回路が設けら
れ、各メモリバンクのストレージゲートに第１および第
２の電圧発生回路の両方から所定の電圧が与えられる。
したがって、第１の電圧発生回路のみが設けられていた
従来に比べ、各メモリバンクのストレージノードの任意
の位置と電圧発生回路の間のインピーダンスが小さくな
り、ストレージゲートのノイズによる誤動作が防止され
る。
また、各メモリバンクのストレージノードと他のメモ
リバンクのストレージノードとを接続するための金属配
線を設ければ、各メモリバンクのストレージノードの任
意の位置と電圧発生回路の間のインピーダンスが一層小
さくなり、ストレージゲートのノイズによる誤動作が一
層確実に防止される。
リバンクのストレージノードとを接続するための金属配
線を設ければ、各メモリバンクのストレージノードの任
意の位置と電圧発生回路の間のインピーダンスが一層小
さくなり、ストレージゲートのノイズによる誤動作が一
層確実に防止される。
以下、この発明について詳しく説明する。
第１図はこの発明の一実施例によるダイナミツクRAM
の構成図である。図において、（１）はメモリバンクで
あり、ここでは例としてチツプ上に４個のメモリバンク
（１）を有する場合を示す。（２）は上記各メモリバン
ク（１）の周囲をとりまくアルミ配線で、相互に結線さ
れている。（3a）〜（3e）はストレージゲートに印加す
る電圧の電圧発生回路であり、チツプの４角（3a）〜
（3d）と（3e）の計５個が配置されている。
の構成図である。図において、（１）はメモリバンクで
あり、ここでは例としてチツプ上に４個のメモリバンク
（１）を有する場合を示す。（２）は上記各メモリバン
ク（１）の周囲をとりまくアルミ配線で、相互に結線さ
れている。（3a）〜（3e）はストレージゲートに印加す
る電圧の電圧発生回路であり、チツプの４角（3a）〜
（3d）と（3e）の計５個が配置されている。
次に動作について説明する。電圧発生回路（3a）〜
（3e）によつて発生した電圧は各メモリバンク（１）の
周囲を取りまくアルミ配線（２）を通して各メモリバン
ク（１）に配置されたストレージゲート（図示せず）に
印加されている。今、上記ストレージゲートの図中Ａ点
の部分に印加されている電圧を考えてみる。Ａ点に対し
ては距離の短い位置に（3a），（3d），（3e）の３個の
電圧発生回路があり、これら３個の電圧発生回路により
Ａ点の電圧が一定に保たれるとみなすことができる。こ
の結果、Ａ点のインピーダンスは従来例の場合に比べ、
電圧発生回路までの距離の短縮及び電圧発生回路が並列
に配置された効果により減少し、ノイズによる誤動作が
おこりにくい。更に上記インピーダンスの減少によりア
ルミ配線幅を小さくとることができ、電圧発生回路の面
積増加を考慮しても全体としてはチツプ面積を減少する
ことができる。
（3e）によつて発生した電圧は各メモリバンク（１）の
周囲を取りまくアルミ配線（２）を通して各メモリバン
ク（１）に配置されたストレージゲート（図示せず）に
印加されている。今、上記ストレージゲートの図中Ａ点
の部分に印加されている電圧を考えてみる。Ａ点に対し
ては距離の短い位置に（3a），（3d），（3e）の３個の
電圧発生回路があり、これら３個の電圧発生回路により
Ａ点の電圧が一定に保たれるとみなすことができる。こ
の結果、Ａ点のインピーダンスは従来例の場合に比べ、
電圧発生回路までの距離の短縮及び電圧発生回路が並列
に配置された効果により減少し、ノイズによる誤動作が
おこりにくい。更に上記インピーダンスの減少によりア
ルミ配線幅を小さくとることができ、電圧発生回路の面
積増加を考慮しても全体としてはチツプ面積を減少する
ことができる。
以上のように、この発明によれば、複数のメモリバン
クに共通の第１の電圧発生回路を設けるとともに、メモ
リバンクごとに第２の電圧発生回路を設けたので、各メ
モリバンクのストレージノードの任意の位置と電圧発生
回路の間のインピーダンスを小さくすることができる。
したがって、インピーダンスが小さくなった分だけアル
ミ配線幅を減少させることができ、それによりチツプ面
積を減少させることができると共に、ノイズによる回路
誤動作の少い半導体記憶装置を得ることができる。
クに共通の第１の電圧発生回路を設けるとともに、メモ
リバンクごとに第２の電圧発生回路を設けたので、各メ
モリバンクのストレージノードの任意の位置と電圧発生
回路の間のインピーダンスを小さくすることができる。
したがって、インピーダンスが小さくなった分だけアル
ミ配線幅を減少させることができ、それによりチツプ面
積を減少させることができると共に、ノイズによる回路
誤動作の少い半導体記憶装置を得ることができる。
第１図はこの発明の一実施例のダイナミツクRAMの構成
を示す図である。第２図は従来のダイナミツクRAMの構
成を示す図である。 図において、（１）はメモリバンク、（２）はアルミ配
線、（3a）〜（3e）は電圧発生回路を示す。 なお、各図中同一符号は同一または相当部分を示す。
を示す図である。第２図は従来のダイナミツクRAMの構
成を示す図である。 図において、（１）はメモリバンク、（２）はアルミ配
線、（3a）〜（3e）は電圧発生回路を示す。 なお、各図中同一符号は同一または相当部分を示す。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 Ｈ０１Ｌ 27/04 Ｂ
Claims (2)
- 【請求項１】複数のメモリバンクに共通に設けられ、前
記複数のメモリバンクの各々に属するメモリセルのコン
デンサの一方の電極に所定の電圧を与えるための第１の
電圧発生回路を備えた半導体記憶装置において、 各メモリバンクに対応して設けられ、対応のメモリバン
クに属するメモリセルのコンデンサの一方の電極に所定
の電圧を与えるための第２の電圧発生回路を備えたこと
を特徴とする半導体記憶装置。 - 【請求項２】さらに、各メモリバンクに属するメモリセ
ルのコンデンサの一方の電極と、他のメモリバンクに属
するメモリセルのコンデンサの一方の電極とを接続する
ための金属配線を備えたことを特徴とする特許請求の範
囲第１項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61228741A JPH0831272B2 (ja) | 1986-09-25 | 1986-09-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61228741A JPH0831272B2 (ja) | 1986-09-25 | 1986-09-25 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6381686A JPS6381686A (ja) | 1988-04-12 |
| JPH0831272B2 true JPH0831272B2 (ja) | 1996-03-27 |
Family
ID=16881093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61228741A Expired - Lifetime JPH0831272B2 (ja) | 1986-09-25 | 1986-09-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831272B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005334648A (ja) | 2004-04-21 | 2005-12-08 | Acushnet Co | 変移する中空タイプのゴルフクラブ |
| US7137903B2 (en) | 2004-04-21 | 2006-11-21 | Acushnet Company | Transitioning hollow golf clubs |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57212692A (en) * | 1981-06-22 | 1982-12-27 | Mitsubishi Electric Corp | Semiconductor storage device |
-
1986
- 1986-09-25 JP JP61228741A patent/JPH0831272B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6381686A (ja) | 1988-04-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6404056B1 (en) | Semiconductor integrated circuit | |
| US4709351A (en) | Semiconductor memory device having an improved wiring and decoder arrangement to decrease wiring delay | |
| US6064557A (en) | Semiconductor device structured to be less susceptible to power supply noise | |
| US6388314B1 (en) | Single deposition layer metal dynamic random access memory | |
| US5940315A (en) | Strapped wordline architecture for semiconductor memory | |
| US20020096694A1 (en) | Semiconductor device | |
| JP2643953B2 (ja) | 集積メモリ回路 | |
| JPH04206659A (ja) | 半導体記憶装置 | |
| JPH0831272B2 (ja) | 半導体記憶装置 | |
| JPH0724298B2 (ja) | 半導体記憶装置 | |
| JPH07114258B2 (ja) | 半導体メモリ | |
| JPH05174578A (ja) | 半導体装置 | |
| JP2954165B1 (ja) | 半導体装置 | |
| US20010048631A1 (en) | Semiconductor memory device having segment type word line structure | |
| US5153699A (en) | Semiconductor device | |
| JP3235544B2 (ja) | 半導体記憶装置 | |
| JP2515029B2 (ja) | 半導体記憶装置 | |
| JP2751298B2 (ja) | 半導体記憶装置 | |
| JPH01200661A (ja) | ダイナミック型半導体記憶装置 | |
| JP2743459B2 (ja) | 半導体記憶装置 | |
| JPS6066393A (ja) | メモリ駆動回路 | |
| JP2804835B2 (ja) | 半導体装置 | |
| JP2000323682A (ja) | 半導体集積回路装置 | |
| JP3087697B2 (ja) | Ｄｒａｍ | |
| JP2862655B2 (ja) | 半導体記憶装置 |