KR940006993B1 - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

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Abstract

내용 없음.

Description

반도체 메모리 장치
제1도는 본 발명을 구체화하는 반도체 메모리 장치의 설계를 도시한 평면도.
제2도는 제1도에서 도시된 반도체 메모리 장치를 도시한 회로선도.
제3도는 본 발명을 구체화하는 다른 반도체 메모리 장치의 설계를 도시한 평면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 바이어스 장치
3, 4 : 바이어스 회로 6, 7, 8, 9 : 메모리 셀
[발명의 분야]
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치가 제조되는 기판의 바이어스 회로(biasing circuit)에 관한 것이다.
[관련 기술의 설명]
실제의 동적 랜덤 억세스 메모리 장치(dynamic random access memory)는 다수의 전계효과 트랜지스터, 저장 캐패시터 및 다른 구성 요로소 구현되며, 이들 구성 요소는 신호 반도체 기판상에 집적된다. 전계효과 트랜지스터 및 연관된 저장 캐패시터는 조합되어 여러 주변 회로에 연관된 메모리 셀 어레이에 배열되는 동적 메모리 셀들을 형성한다. 전계효과 트랜지스터 각각은 채널 형성 영역에 의해 서로 분리되어 있는 두 p-n 접합으로 형성되어 있으며, 상기 채널 형성 영역에는 게이트 구조가 제공되어 있다. 상기 p-n 접합은 소스 및 드레인 영역을 각각 한정하며, 일례로서, 한 도전 형태의 불순물 원자를 반대의 도전 형태의 실리콘 기판에 도핑함으로써 형성된다. 상기 p-n 접합은 소스 및 드레인 영역의 캐리어를 제한시키도록 역바이스 되어져야 하며, 이러한 이유 때문에 랜덤 억세스 메모리 장치에서 바이어스 회로가 포함된다. 바이어스 회로는 p-n 접합에 적당한 역바이어스를 제공한다.
그러나, 종래 기술의 반도체 메모리 장치에서는 데이타 비트가 바이어스 회로 부근에서 형성된 저장 캐패시터에서는 파괴되는 경향이 있으며, 이 파괴가 초대규모 집적화에서 심각하게 되는 문제점이 발생되었다.
상술하자면, n채널형 전계효과 트랜지스터는 p형 반도체 기판상에서 제조되며, 한 데이타 비트가 정전하(positive electric charge)의 형태로 저장 캐패시터에 기억되며, 바이어스 회로가 반도체 기판에 부전하(negative charge)를 주입한다고 가정을 한다.
집적 밀도가 크지 않더라도, 각각의 저장 캐패시터는 비교적 큰 면적을 점유하며, 이 저장 캐패시터에는 비교적 대량의 정전하(positive charge)가 축적된다. 작은 크기의 반도체 기판상에 비교적 적은 수의 메모리 셀들이 제조되므로, 소량의 부전하(negative charge)는 반도체 기판을 일정한 부전압(negative voltage) 레벨까지 적절히 바이어스시키게 되며, 이때문에 바이어스 회로는 크기 및 용량이 작다. 이러한 상황에 있어서, 저장 캐패시터의 유효전하(effective charge)와, 주입된 부전하와 재결합된 소멸 전하(extinct charge)간에 비교적 넓은 여유 공간이 있게 되며, 따라서 데이타 비트는 주입된 부전하의 영향을 덜 받는다.
그러나, 초대규모 집적화는 큰 면적을 차지하며, 반도체 기판은 대형화 된다. 반면에, 전계효과 트랜지스터 및 저장 캐패시터 구성 요소 각각은 소형화되어 다수의 구성 요소가 집적될 수 있게 된다. 바이어스 회로에서 대형 반도체 기판으로 대량의 부전하가 주입되지만, 저장 캐패시터에는 소량의 정전하가 저장된다. 주입된 부전하가 반도체 기판에서 확산되므로, 데이타 비트가 바이어스 회로로 부터 멀리 있는 메모리 셀에 저장되면, 데이타 비트는 파괴되지 않는다. 그러나, 데이타 비트가 바이어스 회로 부근에 있는 메모리 셀에 저장되면, 유효 전하가 소멸 전하간의 여유 공간은 감소되어, 데이타 비트는 주입된 부전하에 휠씬 더 영향을 많이 받는다. 즉 데이타 비트는 주입된 부전하에 의해 파괴되어지는 경향이 있다.
[발명의 요약]
그러므로 본 발명의 주요한 목적은 데이타 비트를 안정하게 저장하는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 인접한 메모리 셀에 저장된 데이타 비트에 영향을 덜 미치는 바이어스 장치를 갖는 반도체 메모리 장치를 제공하는데 있다.
상기한 목적을 달성하기 위하여, 본 발명은 반도체 기판상에 산재하는 다수의 소형 바이어스 회로를 제공하는 것을 제안한다.
본 발명에 의하면, a) 전하의 형태로 데이타 비트를 각각 저장하도록 동작하는 다수의 메모리 셀들과, b) 데이타 비트를 기록 및 판독하기 위해 상기 메모리 셀들과 관련하여 제공되어 있으며 반도체 기판에 소정의 바이어스 전압을 인가하기 위한 바이어스 장치를 포함한 주변회로를 구비한 반도체 기판상에 제조된 반도체 메모리 장치가 제공되며, 상기 바이어스 장치에는 서로 공간을 두고 떨어져 위치된 다수의 바이어스 회로가 포함되어 있다.
본 발명에 따른 반도체 메모리 장치의 장점 및 특징을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
양호한 실시예의 설명
[제1실시예 ]
제1도를 참조해보면, 랜덤 억세스 메모리 장치는 비교적 작은 크기의 실리콘 기판(1)상에서 제조되며, 실리콘 기판(1)은 일반적으로 직사각형의 주표면(major surface)을 갖는다. 바이어스 장치(2)가 좌측의 두 모서리에 위치된 두 바이어스 회로(3 및 4)로 구성된다. 그러나, 메모리 셀 어레이 및 다른 주변 회로는 상기 주 표면의 중심 영역(5)에 형성되며, 다른 주변 회로와 바이어스 장치(2)는 기록 및 판독 출력 동작을 지원하기 위해 제공된다. 바이어스 장치(2)가 두 바이어스 회로(3 및 4)로 구성되기 때문에, 상기 바이어스회로(3 및 4) 각각은 비교적 전자 주입 용량이 작다. 이러한 경우에 있어서, 바이어스 회로(3 및 4) 각각은 캐패시터 C와 두 다이오드 D1 및 D2의 결합으로 구현되며, 캐패시터 C의 한 단부는 발진 신호를 발생하는 발진기 OSC에 결합된다. 캐패시터 C의 다른 전극과 접지 노드사이에는 다이오드 D2가 결합되어 있으며, 다이오드 D2는 양의 고전압 레벨의 발진 신호가 존재할때 예를들어, 약 0.1 내지 0.3볼트의 다이오드 D2의 순방향 바이어스 전압에 의해 접지 전압 레벨보다 높은 일정의 전압 레벨에서 다른 전극을 클램프(clamp)시킨다. 다이오드 D1은 캐패시터 C의 다른 전극과 기판(1) 사이에 결합되며, 발진 신호가 양의 고전압 레벨인 동안은 차단된다. 그러나, 발진 신호가 저전압 레벨로 회복되면, 캐패시터 C의 다른 전극은 일정 전압 레벨로부터 감소되며, 기판(1)은 부전압 레벨로 강하된다. 상기 현상은 반복적으로 발생하여 기판을 활성 주기 전체를 통해 부전압 레벨 상태로 만든다.
상술하자면, 메모리 셀 어레이는 다수의 메모리 셀들(이들 메모리 셀중 4개만이 도시되어 있으면 제 2 도에서 참조번호(6,7,8 및 9)로 명시됨)로 구성되며, 메모리 셀은 1개의 트랜지스터와 1개의 캐패시터 형태로 구성되어 있다. 메모리 셀(6 내지 9) 각각은 n채널형 전계효과 트랜지스더(10,11,12 및 13)와 저장 캐패시터(14,15,16 및 17)의 직렬 조합을 이루며, 상기 직렬 조합은 비트 라인(bit line)(18 및 19)과 실리콘 기판(1) 사이에 결합된다.
다른 주변 회로는 n채널형 전계효과 트랜지스터(6 내지 9)에 각각 결합된 워드라인(word line)(21 내지 22)에 연관된 행어드레스 디코더(row address decoder) 프리차지(precharging) 회로(23)와, 정전압원(24)과, 제어 회로(25)와, 감지 증폭기 회로(26)와, 열 어드레스 디코더(column address decoder) 회로(27)와, 열 선택기(column selector)회로(28)와, 입력 및 출력 버퍼 회로(29)를 포함한다. 이들 회로의 동작은 본 기술분야에서는 공지되어 있으므로 이하에서 더 이상의 설명은 하지 않기로 한다.
지금 논리 "1" 레벨의 데이타 비트가 메모리 셀(6)내로 기록된다고 가정을 하면, 정전하가 저장 캐패시터(14)에 축적된다. 바이어스 회로(3 및 4)는 실리콘 기판(1)에 전자를 주입하는데 기여하지만, 실리콘 기판(1)은 두 바이어스 회로(3 및 4)에 공유되어 기판에서 전자밀도의 큰 차가 거의 발생하지 않는다. 이것으로 인하여 저장 캐패시터(14)내의 정전하는 주입된 전자에 의해 덜 공격을 받으므로 데이타 비트는 캐패시터(14)에서 안정하다.
[제 2 실시예]
제 3 도를 살펴보면, (종종 "VRAM"으로 언급되는)비데오 랜덤 억세스 메모리 장치는 비교적 대형실리콘기판(31)상에서 제조되며, 실리콘 기판(31)은 일반적으로 직사각형의 주표면을 갖는다. 바이어스 장치(32)는 주표면의 4모서리에 위치된 바이어스 회로(33,34,35 및 36)로 구성된다. 비디오 랜덤 억세스 메모리 장치에서 사용된 실리콘 기판(31)은 4개 바이어스 회로를 형성할 정도로 충분히 크다. 4개 모서리에 배열된 4개의 바이어스 회로(33 내지 36)에 의해, 전자 밀도는 실리콘 기판(31)상에서 보다 더 균등화되며 이러한 이유 때문에 데이타 비트는 주입된 전자에 의해 거의 파괴되지 않는다.
비록 본 발명의 특정 실시예에 대해서만 기술 및 도시되어졌더라도, 본 기술분야에 숙련된 자에게는 본 발명의 사상 및 범주를 벗어나지 않는한은 여러가지 변형 및 수정이 가능하다.

Claims (1)

  1. a) 전하 형태로 데이타 비트 각각을 저장하도록 동작하는 복수의 메모리 셀들(6,7,8,9)과, b) 상기데이타 비트를 기록 및 판독하기 위해 상기 메모리 셀들에 연관되어 제공되어 있으며, 상기 반도체 기판에 소정의 바이어스 전압을 인가하기 위한 바이어스 장치(3,4)를 포함한 주변회로(20,24,25,26,27,28,29)를 구비한 반도체 기판(2,32)상에 조립된 메모리 장치에 있어서, 상기 바이어스 장치(3,4)는 서로 간격을 두고 떨어져 위치된 복수의 바이어스 회로를 가지며, 상기 바이어스 회로는 상기 반도체 기판을 상기 소정의 바이어스 전압으로 바이어스시키는데 서로 협력하는 것을 특징으로 하는 반도체 메모리 장치.
KR1019890011313A 1988-08-10 1989-08-09 반도체 메모리 장치 KR940006993B1 (ko)

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