JPH0334198A - 書き換え可能な不揮発性メモリ - Google Patents
書き換え可能な不揮発性メモリInfo
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- JPH0334198A JPH0334198A JP1168394A JP16839489A JPH0334198A JP H0334198 A JPH0334198 A JP H0334198A JP 1168394 A JP1168394 A JP 1168394A JP 16839489 A JP16839489 A JP 16839489A JP H0334198 A JPH0334198 A JP H0334198A
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- 230000032683 aging Effects 0.000 description 7
- 230000007423 decrease Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 238000009825 accumulation Methods 0.000 description 2
- 230000008034 disappearance Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の概要〕
データが経年変化に耐え得るようにした書き換え可能な
不揮発性メモリに関し、 経年変化で闇値が多少低下しても正しく書き込みデータ
を読み出せるようにすることを目的とし、データ読み出
し時に選択したワード線の電圧を、メモリ電源電圧の変
動範囲の最大値より低い電圧にクランプする回路を設け
た構成とする。
不揮発性メモリに関し、 経年変化で闇値が多少低下しても正しく書き込みデータ
を読み出せるようにすることを目的とし、データ読み出
し時に選択したワード線の電圧を、メモリ電源電圧の変
動範囲の最大値より低い電圧にクランプする回路を設け
た構成とする。
本発明は、データが経年変化に耐え得るようにした書き
換え可能な不揮発性メモリに関する。
換え可能な不揮発性メモリに関する。
書き換え可能な不揮発性メモリ（ＥＦＲＯＭ）において
は、書き込まれたデータが年単位の経年変化に耐える性
能が必要とされる。
は、書き込まれたデータが年単位の経年変化に耐える性
能が必要とされる。
フローティングゲート（ＦＣ）を持つＥＰＲＯＭでは、
該ＦＣに電荷を注入、蓄積する／しないでデータ１．０
の書き込みを行なう。ＦＣ上の電荷の有無はＥＦＲＯＭ
）ランジスタの闇値の大、小となって現われ、従っ
て電圧を加えたとき流れる電流の大、小でセル記憶デー
タの１． ０を読み出すことができる。
該ＦＣに電荷を注入、蓄積する／しないでデータ１．０
の書き込みを行なう。ＦＣ上の電荷の有無はＥＦＲＯＭ
）ランジスタの闇値の大、小となって現われ、従っ
て電圧を加えたとき流れる電流の大、小でセル記憶デー
タの１． ０を読み出すことができる。
１！ＦＲＯＭの概要を第５図で説明すると、Ｍ ｒ ＋
”” Ｍ□は一行ｎ列に配列されたメモリセル、ＷＬ
、〜ＷＬ、はワード線、ＢＬ、〜ＢＬｎはビット線であ
る。ＣＧ、〜ＣＧ、％はコラムゲートで、コラムデコー
ダの出力によりオン、オフされ、ビット線選択を行なう
。ＲＤ、〜ＲＤ１・・・・・・ＲＤＩＩはローデコーグ
で、アドレスビットＡ ｏ、 Ａ ＋ 、・・・・・・
を受けてワード線選択を行なう。ローデコーダＲＤ、、
ＲＤ、。
”” Ｍ□は一行ｎ列に配列されたメモリセル、ＷＬ
、〜ＷＬ、はワード線、ＢＬ、〜ＢＬｎはビット線であ
る。ＣＧ、〜ＣＧ、％はコラムゲートで、コラムデコー
ダの出力によりオン、オフされ、ビット線選択を行なう
。ＲＤ、〜ＲＤ１・・・・・・ＲＤＩＩはローデコーグ
で、アドレスビットＡ ｏ、 Ａ ＋ 、・・・・・・
を受けてワード線選択を行なう。ローデコーダＲＤ、、
ＲＤ、。
・・・・・・の構成は皆同じで、ＲＤ、に示すようにＣ
ＭＯＳインバータを構成するｐチャネルＭＯＳトランジ
スタＱ１とｎチャネルＭＯ３ｌ−ランジスタＱ２、論理
ゲートと負荷を構成するｎチャネルトランジスタＱ３１
Ｑ４１・・・・・・を備える。アドレスビットＡ０゜Ａ
１１・・・・・・（詳しくはへ〇かＡｏ、Ａ＋かλ１
、・・・・・・）の全部がＨ（ハイ）であるとトランジ
スタＱ４１Ｑ ｓ ＋・・・・・・はオン、従ってこの
論理ゲートの出力はＬＳＣＭＯＳインバータＱ、、Ｑ、
の出力はＨ（ハイ）となり、ワード線ＷＬ、を選択する
。ＲＤ ２等についても同様である。
ＭＯＳインバータを構成するｐチャネルＭＯＳトランジ
スタＱ１とｎチャネルＭＯ３ｌ−ランジスタＱ２、論理
ゲートと負荷を構成するｎチャネルトランジスタＱ３１
Ｑ４１・・・・・・を備える。アドレスビットＡ０゜Ａ
１１・・・・・・（詳しくはへ〇かＡｏ、Ａ＋かλ１
、・・・・・・）の全部がＨ（ハイ）であるとトランジ
スタＱ４１Ｑ ｓ ＋・・・・・・はオン、従ってこの
論理ゲートの出力はＬＳＣＭＯＳインバータＱ、、Ｑ、
の出力はＨ（ハイ）となり、ワード線ＷＬ、を選択する
。ＲＤ ２等についても同様である。
ワード線の一つ例えばＷＬ、が選択されてＨレベルにな
ると、残りのワード線Ｗ Ｌ ！ 、・・・・・・非選
択、Ｌレベルであり、そして選択ワード線ＷＬ、に連な
る（コントロールゲートＣＧがワード線ＷＬＩと一体で
ある）メモリセルＭＣ０〜ＭＣ０のうち、書き込みで閾
値の高くなったものはオフ、非書き込みで闇値の低いも
のはオンになる。非選択ワード線に連なるメモリセルは
全てオフである。従ってコラムデコーダの出力でコラム
ゲート例えばＣＧｔが選択されると５Ａ−ＣＧ、−ＢＬ
、−ＭＣ１１の経路ができ、メモリセルＭ Ｃ＋ ＋が
非書き込み（例えばデータ“１°°書き込み）でオンな
らこの経路に電流が流れ、メモリセルＭ Ｃｒ ｔが書
き込み（例えばデータ“０゛書き込み）でオフならこの
経路に電流が流れず、センスアンプＳＡはこれを検出し
てセル読出しデ・−タＤｏｕｔを出力する。他のメモリ
セルの読出しもこれに準する。
ると、残りのワード線Ｗ Ｌ ！ 、・・・・・・非選
択、Ｌレベルであり、そして選択ワード線ＷＬ、に連な
る（コントロールゲートＣＧがワード線ＷＬＩと一体で
ある）メモリセルＭＣ０〜ＭＣ０のうち、書き込みで閾
値の高くなったものはオフ、非書き込みで闇値の低いも
のはオンになる。非選択ワード線に連なるメモリセルは
全てオフである。従ってコラムデコーダの出力でコラム
ゲート例えばＣＧｔが選択されると５Ａ−ＣＧ、−ＢＬ
、−ＭＣ１１の経路ができ、メモリセルＭ Ｃ＋ ＋が
非書き込み（例えばデータ“１°°書き込み）でオンな
らこの経路に電流が流れ、メモリセルＭ Ｃｒ ｔが書
き込み（例えばデータ“０゛書き込み）でオフならこの
経路に電流が流れず、センスアンプＳＡはこれを検出し
てセル読出しデ・−タＤｏｕｔを出力する。他のメモリ
セルの読出しもこれに準する。
書き込みで、フローティングゲートＦＣに電荷を注入、
蓄積しても、経年変化でこの電荷が次第に消滅し、闇値
は電荷注入、蓄積をしないセルの闇値へ近づいて行く。
蓄積しても、経年変化でこの電荷が次第に消滅し、闇値
は電荷注入、蓄積をしないセルの闇値へ近づいて行く。
電荷注入／蓄積を行なったセルの闇値が低下すると、読
み出し電流は電荷注入／蓄積をしないセルのそれと差が
なくなり、書き込みデータ（本例ではデータ“０”）の
読み出しが困難になる場合がある。これはＥＰＲＯＭを
使用したシステムの信頼性を著しく低下させる。
み出し電流は電荷注入／蓄積をしないセルのそれと差が
なくなり、書き込みデータ（本例ではデータ“０”）の
読み出しが困難になる場合がある。これはＥＰＲＯＭを
使用したシステムの信頼性を著しく低下させる。
書き込みを行なったセルの経年変化による電荷消滅、闇
値低下の問題は、材質改良等で電荷消滅が起らないよう
にすることも一方法であるが、闇値が多少低下しても正
しくデータを読み出せるようにすることも重要である。
値低下の問題は、材質改良等で電荷消滅が起らないよう
にすることも一方法であるが、闇値が多少低下しても正
しくデータを読み出せるようにすることも重要である。
本発明はかかる点に着目するものであり、経年変化で闇
値が多少低下しても正しく書き込みデータを読み出せる
ようにすることを目的とするものである。
値が多少低下しても正しく書き込みデータを読み出せる
ようにすることを目的とするものである。
第１図に示すように本発明ではロ−デコーダＲＤ、電源
を、メモリ電源ＶＣＣより低い電圧■１にクランプし、
ひいてはワード線の選択レベルを該電圧Ｖ、以下にする
回路ＣＬＰを設ける。
を、メモリ電源ＶＣＣより低い電圧■１にクランプし、
ひいてはワード線の選択レベルを該電圧Ｖ、以下にする
回路ＣＬＰを設ける。
第１図でＴ、。はゲートとソースを短絡したデプリーシ
ョン型の負荷ｎチャネルＭＯＳトランジスタ、Ｔ、〜Ｔ
、はｎチャネルエンハンスメント型のＭＯＳトランジス
タであり、これらはゲートとドレインを短絡している。
ョン型の負荷ｎチャネルＭＯＳトランジスタ、Ｔ、〜Ｔ
、はｎチャネルエンハンスメント型のＭＯＳトランジス
タであり、これらはゲートとドレインを短絡している。
従ってｍ個のこのダイオード接続トランジスタＴ ｒｌ
＋ Ｔｒ□・・・Ｔ ｒ Ｍの順方向電圧（闇値電圧）
を共にＶＦとすると、この回路の出力電圧ｖＡはｍＶ、
となり、これがロ−デコーダＲ５，の電源回路に挿入さ
れたｎチャネルエンハンスメント型のＭＯＳトランジス
タＴ ｒ ｌ’１のゲートに加わる。従って該トランジ
スタＴ０のソース電位ｖｌは、電圧■、より該トランジ
スタＴ ｒ ｓの閾値電圧■いだけ下ったＶＡ−Ｖい従
っては’（ｍ ｔ）Ｖｔｈであり、これがローデコー
ダＲ５（ム＝１．□・・・）の電源電圧になる。トラン
ジスタＴ、〜Ｔ、はトランジスタＴ ｒ ｏにより定電
流駆動されるので電圧Ｖ、の変動は少なく、従ってＶ、
の電圧変動も少ない。
＋ Ｔｒ□・・・Ｔ ｒ Ｍの順方向電圧（闇値電圧）
を共にＶＦとすると、この回路の出力電圧ｖＡはｍＶ、
となり、これがロ−デコーダＲ５，の電源回路に挿入さ
れたｎチャネルエンハンスメント型のＭＯＳトランジス
タＴ ｒ ｌ’１のゲートに加わる。従って該トランジ
スタＴ０のソース電位ｖｌは、電圧■、より該トランジ
スタＴ ｒ ｓの閾値電圧■いだけ下ったＶＡ−Ｖい従
っては’（ｍ ｔ）Ｖｔｈであり、これがローデコー
ダＲ５（ム＝１．□・・・）の電源電圧になる。トラン
ジスタＴ、〜Ｔ、はトランジスタＴ ｒ ｏにより定電
流駆動されるので電圧Ｖ、の変動は少なく、従ってＶ、
の電圧変動も少ない。
従来はロ−デコーダＲ５，の電源電圧はメモリ（ＢＦＲ
ＯＭ）のそれＶＣＣであり、本発明のＶ、＝ＶＡ−Ｖ、
、はこれより低い、ＶＣＣ電圧変動の影響を受けない一
定電圧である。
ＯＭ）のそれＶＣＣであり、本発明のＶ、＝ＶＡ−Ｖ、
、はこれより低い、ＶＣＣ電圧変動の影響を受けない一
定電圧である。
上記構成にすれば、選択ワード線の電位はクランプされ
た電圧■１以上には、たとえ電源電圧■、Ｃが変化して
も上昇しない。書き込まれたデータの経時変化はメモリ
セルの闇値の下降の形で現われるため、ワード線のクラ
ンプ電位を、動作を保障されている最低の電源電圧にし
ておけば、セル闇値がクランプされた電位以下にならな
い限り、書き込まれたデータは経時変化の影響によらず
、正しく読み出せる。
た電圧■１以上には、たとえ電源電圧■、Ｃが変化して
も上昇しない。書き込まれたデータの経時変化はメモリ
セルの闇値の下降の形で現われるため、ワード線のクラ
ンプ電位を、動作を保障されている最低の電源電圧にし
ておけば、セル闇値がクランプされた電位以下にならな
い限り、書き込まれたデータは経時変化の影響によらず
、正しく読み出せる。
第２図を参照してこの点を説明するに、Ｃ１は従来の、
書き込まれた、経年変化なしのセルの電源電圧ＶＣＣＣ
Ｃ対ソトスドレイン電流１３１１特性り、Ｃ２は経年変
化があったセルのＶｃｃ ｌｓ。特性である。特性Ｃ
Ｉから明らかなように書き込まれているのでＶＣＣがあ
る値以上にならないとＩＳＯはなく、そのある値以上の
ＶＣＣに対してはＶＣＣの増加に伴って■、。も増加す
る。経年変化でセルの闇値が低下すると、曲線Ｃ２で示
されるように低いＶＣＣでもｈｏがあり、Ｃ２はＣＩを
左方ヘシフトした形になる。
書き込まれた、経年変化なしのセルの電源電圧ＶＣＣＣ
Ｃ対ソトスドレイン電流１３１１特性り、Ｃ２は経年変
化があったセルのＶｃｃ ｌｓ。特性である。特性Ｃ
Ｉから明らかなように書き込まれているのでＶＣＣがあ
る値以上にならないとＩＳＯはなく、そのある値以上の
ＶＣＣに対してはＶＣＣの増加に伴って■、。も増加す
る。経年変化でセルの闇値が低下すると、曲線Ｃ２で示
されるように低いＶＣＣでもｈｏがあり、Ｃ２はＣＩを
左方ヘシフトした形になる。
曲線Ｃ３は判定レベルで、セルに流れる電流がこの曲線
の上方にあれば（ある値のＶＣＣに対する曲線Ｃ３の値
を！３．として、実際に流れた電流ｔｓｏがｔｓｎ＋よ
り大であれば）、セル書き込みなし、記憶データは“１
”°、であり、この曲線Ｃ３の下方にあればセル書き込
みあり、記憶データは“Ｏ″°、である。電源電圧■。
の上方にあれば（ある値のＶＣＣに対する曲線Ｃ３の値
を！３．として、実際に流れた電流ｔｓｏがｔｓｎ＋よ
り大であれば）、セル書き込みなし、記憶データは“１
”°、であり、この曲線Ｃ３の下方にあればセル書き込
みあり、記憶データは“Ｏ″°、である。電源電圧■。
は変動するが、最高でもＶｌ（、最低でもＶＬとすると
、この範囲ではＣ２はＣ３の下方にあるから、記憶デー
タは“ＯＩＩであると正しく判定できる。しかし経年変
化でＣＩがＣ２に変わると、Ｃ２の大部分はＣ３の上に
あり、正しく読み出せるのはＶＬ近傍のわずかな範囲で
、大部分は記憶データ“Ｏｏ“を“Ｉ １１と誤判定し
てしまう。
、この範囲ではＣ２はＣ３の下方にあるから、記憶デー
タは“ＯＩＩであると正しく判定できる。しかし経年変
化でＣＩがＣ２に変わると、Ｃ２の大部分はＣ３の上に
あり、正しく読み出せるのはＶＬ近傍のわずかな範囲で
、大部分は記憶データ“Ｏｏ“を“Ｉ １１と誤判定し
てしまう。
本発明ではローデコーダＲＤ、の電源電圧を■８にラン
プする。電圧Ｖ、は電源ＶＣＣの動作範囲の最低電圧ｖ
Ｌに等しくすると、ｖＬ以上ではＶＣＣが増加してもＶ
ｌ 、（これは選択ワード線電圧であり、該ワード線に
連なるセルのゲート電圧）は−定であるから、曲線Ｃ２
は直線Ｃ１になる。経年変化なしの特性曲線Ｃ１なら横
軸ＶＣＣ上をはうことになる。このような特性であれば
、判定レベルＣ３で判定しても常に記憶データ“Ｏｏは
“０”と正しく判定できる。
プする。電圧Ｖ、は電源ＶＣＣの動作範囲の最低電圧ｖ
Ｌに等しくすると、ｖＬ以上ではＶＣＣが増加してもＶ
ｌ 、（これは選択ワード線電圧であり、該ワード線に
連なるセルのゲート電圧）は−定であるから、曲線Ｃ２
は直線Ｃ１になる。経年変化なしの特性曲線Ｃ１なら横
軸ＶＣＣ上をはうことになる。このような特性であれば
、判定レベルＣ３で判定しても常に記憶データ“Ｏｏは
“０”と正しく判定できる。
判定レベルＣ１にもクランプを付けて直線Ｃ９の如くし
てもよく、これでも書き込みデータ゛０”は“０°“、
書き込みありは書き込みありと正しく判定することがで
きる。こうして本発明では、セルの閾値がクランプされ
た電圧以下にならない限り、書き込んだデータは経年変
化の影響によらず、正しく読み出せる。
てもよく、これでも書き込みデータ゛０”は“０°“、
書き込みありは書き込みありと正しく判定することがで
きる。こうして本発明では、セルの閾値がクランプされ
た電圧以下にならない限り、書き込んだデータは経年変
化の影響によらず、正しく読み出せる。
ロ−デコーダＲＤ、の実施例を第３図（ｄ）に示す。
これは第５図に示したものと同じである。第３図（ａ）
にはｎチャネルエンハンスメントトランジスタを、同（
ｂ）にはれチャネルデプリーショントランジスタを、同
（Ｃ）にはｐチャネルエンハンスメントトランジスタを
示す。
にはｎチャネルエンハンスメントトランジスタを、同（
ｂ）にはれチャネルデプリーショントランジスタを、同
（Ｃ）にはｐチャネルエンハンスメントトランジスタを
示す。
第４図にＥＦＲＯＭの構成の概要を示す。アドレスビツ
フアＡＢでは外部からアドレスのビットＡ。。
フアＡＢでは外部からアドレスのビットＡ。。
Ａ Ｉ 、 Ａ ｚ 、・・・・・・を受けて、該Ａ、
、Ａ、、Ａ２．・・・・・・とその反転λ。、λ１．λ
２．・・・・・・を出力する。デコーダにはロ−デコー
ダＲＤｉとコラムデコーダＣＤ、があり、アドレスバッ
ファからのアドレスビットの組合＋！：Ａ １）、 Ａ
、Ａ ｚ、・・・・・・λ。、 Ａ １１ Ａ Ｚ
＋・・・・・・、Ａｏ。
、Ａ、、Ａ２．・・・・・・とその反転λ。、λ１．λ
２．・・・・・・を出力する。デコーダにはロ−デコー
ダＲＤｉとコラムデコーダＣＤ、があり、アドレスバッ
ファからのアドレスビットの組合＋！：Ａ １）、 Ａ
、Ａ ｚ、・・・・・・λ。、 Ａ １１ Ａ Ｚ
＋・・・・・・、Ａｏ。
Ａ ｒ ＋ Ａ ２ ＋・・・・・・を受けてこれらが
オールＨなどのときワード線、ビット線各選択出力を生
しる。セルアレイＣＡにはｍ行ｎ列に配列されたメモリ
セル、ｍ本のワード線、およびｎ木のビット線などがあ
る。センシングＳＡは選択メモリセル及びピント線を通
って流れる電流により記憶データの“ビ′”Ｏｏを判定
する回路で、その判定出力は出力バッファＯＢを通して
出力される。これを詳細に示したものが第５図である。
オールＨなどのときワード線、ビット線各選択出力を生
しる。セルアレイＣＡにはｍ行ｎ列に配列されたメモリ
セル、ｍ本のワード線、およびｎ木のビット線などがあ
る。センシングＳＡは選択メモリセル及びピント線を通
って流れる電流により記憶データの“ビ′”Ｏｏを判定
する回路で、その判定出力は出力バッファＯＢを通して
出力される。これを詳細に示したものが第５図である。
第５図に示すように第１図のクランプ回路ＣＬＰの出力
電圧■、はローデコーダＲＤ、の電源になり、ローデコ
ーダの出力段のｐチャネルトランジスタＱ、のオン時の
電圧降下を無視すると、■。
電圧■、はローデコーダＲＤ、の電源になり、ローデコ
ーダの出力段のｐチャネルトランジスタＱ、のオン時の
電圧降下を無視すると、■。
は選択ワード線の電位になる。従来のＥＦＲＯＭでは、
ローデコーダの電源はＶＣＣ−であり、従って選択ワー
ド線電位もＶＣＣであった。
ローデコーダの電源はＶＣＣ−であり、従って選択ワー
ド線電位もＶＣＣであった。
判定レベル用として各ワード線に書き込みなしく“ｌ
ＩＩ書き込み）のメモリセルを設け、そのセル電流をと
ると、第２図の判定レベルＣ１が簡単に得られる。
ＩＩ書き込み）のメモリセルを設け、そのセル電流をと
ると、第２図の判定レベルＣ１が簡単に得られる。
〔発明の効果］
以上説明したように本発明によれば、メモリセルへ書き
込んだデータの読み出しが経時変化による影響を受けに
くくなり、長時間使用時におけるＥＰＲＯＭの信頼性が
向上する。
込んだデータの読み出しが経時変化による影響を受けに
くくなり、長時間使用時におけるＥＰＲＯＭの信頼性が
向上する。
第１図は本発明の原理説明図、
第２図は記憶データの読み出しの説明図、第３図はロー
デコーダの回路図、 第４図はＥＦＲＯＭの構成を示すブロソク図、第５図は
本発明を適用したＥＦＲＯＭの回路図である。 第１図でＣＬＰはクランプ回路、 ＲＤ。 はロー デコーダ、 ■。 はその電源電圧である。 出 願 人 乍ｒ 士 通 株 式 ％式％ 記憶データの読み出しのｌ！ｔａ図 Ｎ２図 ローデコーダの回路図 ＥＰＲＯＭの構成を示すブロック図 第４図
デコーダの回路図、 第４図はＥＦＲＯＭの構成を示すブロソク図、第５図は
本発明を適用したＥＦＲＯＭの回路図である。 第１図でＣＬＰはクランプ回路、 ＲＤ。 はロー デコーダ、 ■。 はその電源電圧である。 出 願 人 乍ｒ 士 通 株 式 ％式％ 記憶データの読み出しのｌ！ｔａ図 Ｎ２図 ローデコーダの回路図 ＥＰＲＯＭの構成を示すブロック図 第４図
Claims (1)
- １、データ読み出し時に選択したワード線の電圧を、メ
モリ電源電圧の変動範囲（Ｖ＿Ｌ〜Ｖ＿Ｍ）の最大値よ
り低い電圧（Ｖ＿３）にクランプする回路（ＣＬＰ）を
設けたことを特徴とする書き換え可能な不揮発性メモリ
。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1168394A JPH0334198A (ja) | 1989-06-30 | 1989-06-30 | 書き換え可能な不揮発性メモリ |
| KR1019900009686A KR930008414B1 (ko) | 1989-06-30 | 1990-06-29 | 비휘발성 반도체 메모리장치 |
| EP19900307144 EP0406007A3 (en) | 1989-06-30 | 1990-06-29 | Non volatile semiconductor memory device |
| US08/180,798 US5463583A (en) | 1989-06-30 | 1994-01-10 | Non-volatile semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1168394A JPH0334198A (ja) | 1989-06-30 | 1989-06-30 | 書き換え可能な不揮発性メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0334198A true JPH0334198A (ja) | 1991-02-14 |
Family
ID=15867304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1168394A Pending JPH0334198A (ja) | 1989-06-30 | 1989-06-30 | 書き換え可能な不揮発性メモリ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5463583A (ja) |
| EP (1) | EP0406007A3 (ja) |
| JP (1) | JPH0334198A (ja) |
| KR (1) | KR930008414B1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04192196A (ja) * | 1990-11-26 | 1992-07-10 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| US5748532A (en) * | 1995-07-10 | 1998-05-05 | Hitachi, Ltd. | Semiconductor nonvolatile memory device and computer system using the same |
| US5956283A (en) * | 1996-12-28 | 1999-09-21 | Hyundai Electronics Industries, Co., Ltd. | Method of reading a flash memory cell and a read voltage generating circuit |
| JP2008071176A (ja) * | 2006-09-14 | 2008-03-27 | Sumitomo Electric Ind Ltd | 交通信号制御機 |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
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