KR890017881A - 프로그램어블 로직장치 - Google Patents
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 3 도는 본 발명의 실시예로서 PLD의 전체구성을 도시한 블록도. 제 4 도는 제 3 도에 도시한 마이크로셀의 구성을 도시한 회로도. 제5A도 내지 5D는 제 4 도에 도시한 FF셀의 회로구성과 각종 배선예를 도시한 다이어그램.
Claims (13)
- 프로그램어블 AND어레이(14,16) ; 상기 AND어레이에 동작적으로 접속된 OR어레이(17,18) ; 다수의 외부단자(Ⅰ/O1~Ⅰ/On) ; 및 AND어레이와 OR어레이에 동작적으로 접속되며, 다수 외부 단자의 각각에 대하여 제공되며, 각각이 OR 어레이로부터 2출력 신호(OR1,OR2)를 수신하여, 2출력신호에 기하여 대응외부단자에 신호를 출력하는 다수의 셀 블록(121~12n)을 포함하는 것을 특징으로 하는 프로그램어블 로직장치.
- 제 1 항에 있어서, 상기 다수셀 블록 각각이 상기 OR어레이로부터 출력허용제어신호(OE)를 수신하며, 제1 및 제 2 클록신호(CLKA,CLKB)에 응하여 상기 OR어레이에서 공급된 2출력신호와 상기 장치의 외부에서 공급된 입력 신호를 래치하는 프로그램어블 레지스터 회로(20A,20B) ; 상기 프로그램어블 레지스터 회로에 동작적으로 접속되는 다수 프로그램어블 스위치를 가지며, 프로그램어블 비휘발성 메모리 수단(19)에 기억된 내용에 따라 상기 스위치의 접속을 스위치하며 및 상기 프로그램어블 레지스터 회로의 상태를 결정하는 스위치 회로(21~28,31~33) ; 및 상기 OR 어레이로부터의 상기 출력허용제어 신호에 응답하여, 상기 스위치 회로의 스위칭에 기하여 내부에서 발생되는 신호의 출력과 외부로부터의 상기 입력신호의 입력을 스위칭하여, 상기 입력신호와 상기 내부발생신호의 입/출력 및 상기 AND어레이로의 그의 피드백이 소망의 로직구성을 얻도록 제어 되는 입/출력 제어회로(29, 30,36,37)로 구성되는 것을 특징으로 하는 프로그램어블 로직장치.
- 제 2 항에 있어서, 상기 OR 어레이로부터 공급된 2출력신호(OR1,OR2)에 응답하는 배타적 OR게이트(34)를 더욱 포함하여, 상기 배타적 OR 게이트의 출력신호(XOR)는 상기 스위치회로의 스위칭에 기하여 상기 프로그램어블 레지스터 회로에 래치되며, 상기 소망 로직 구성에 따라 상기 AND어레이 또는 외부출력에 피드 백되는 것을 특징으로 하는 프로그램어블 로직장치.
- 제 3 항에 있어서 상기 프로그램어블 레지스터회로는 상기 제 1 클록신호(CLKA)에 응하여 상기 OR어레이에서 공급되는 2출력 신호중 하나(OR1) 또는 상기 배타적 OR게이트의 출력신호(XOR)를 래치라는 제 1프로그램어블 플립플롭(20A) 및 상기 제 2 클록신호(CLKB)에 응하여 상기 OR어레이에서 공급되는 2출력 신호의 다른 하나(OR2), 상기 배타적 OR게이트의 출력신호(XOR) 또는 외부로부터 공급된 입력 신호를 래치하는 제 2 프로그램어블 플립플롭회로(20B)로 구성되는 것을 특징으로 하는 프로그램어블 로직장치.
- 제 4 항에 있어서, 상기 제1 및 제 2 프로그램어블 플립플롭회로(20A,20B)의 각각은 JK형 플립플롭(20a) 및 상기 JK형 플립플롭에 동작적으로 접속되며 상기 프로그램어블 비휘발성 메모리 수단에 기억된 내용에 따라 상기 스위치의 접속을 스위칭 하는 다수 프로그램어블 스위치(20b,20c)로 구성되며, JK형 플립플롭, D형 플립플롭 및 T형 플립플롭중 하나를 구성하는 것을 특징으로 하는 프로그램어블 로직장치.
- 제 4 항에 있어서, 상기 입/출력 제어회로는 상기 제 1 클록신호(CLKA)에 응하여 상기 OR어레이로부터 공급되는 출력 허용 제어신호(OE)를 래치하는 D형 플립플롭(30)을 포함하여, 상기 D형 플립플롭의 출력신호 또는 상기 출력허용제어신호를 선택하여, 상기 입력신호와 상기 내부발생신호의 입/출력을 제어하는 것을 특징으로 하는 프로그램어블 로직장치.
- 제 6 항에 있어서, 상기 프로그램어블 비휘발성 메모리 수단(19)에 기억된 내용은 상기 다수 프로그램어블 스위치의 접속을 스위칭하는 다수 제어 신호를 구성하는 것을 특징으로 하는 프로그램어블 로직장치.
- 제 7 항에 있어서, 상기 스위칭 회로는 제어신호(C7)에 응하여 상기 OR어레이로부터 공급되는 2출력 신호중 하나(OR1)또는 상기 배타적 OR게이트의 출력신호(XOR)중 하나를 선택하여 선택된 신호를 상기 제 1 플립플롭회로(20A)에 공급하는 프로그램어블 스위치(27), 및 또다른 제어신호(C11,C12)에 응하여 상기 OR어레이에서 공급되는 2출력 신호중 다른 하나(OR2), 상기 배타적 OR게이트의 출력신호(XOR) 또는 외부에서 공급되는 입력신호를 선택하여 선택된 신호를 상기 제 2 플립플롭(20B)에 공급하은 프로그램어블 스위치(31)로 구성되는 것을 특징으로 하는 프로그램어블 로직장치.
- 제 7 항에 있어서, 상기 스위치 회로는 제어신호(C21,C22)에 응하여 상기 OR 어레이에서 공급되는 2출력신호중 하나(OR1), 상기 배타적 OR 게이트의 출력신호(XOR) 또는 상기 제 1 플립플롭 회로의 출력신호(Q1)를 선택하는 제 1 프로그램어블 스위치(32), 및 또다른 제어신호(C8)에 응하여 상기 제 1 프로그램어블 스위치에 의해 선택된 신호 또는 반전신호를 선택하여 신호를 상기 입/출력 제어 회로에 공급하는 제 2프로그램어블 스위치(28)를 포함하는 것을 특징으로 하는 프로그램어블 로직장치.
- 제 7 항에 있어서, 상기 스위치 회로는 제어신호(C31~C33)에 응하여, 상기 OR 어레이에서 공급된 2출력신호(OR1,OR2), 상기 제 1 및 제 2 플립플롭 회로의 출력신호(Q1,Q2), 상기 배타적 OR게이트의 출력신호(XOR) 및 외부에서 공급되는 입력신호중 하나를 선택하는 프로그램어블 스위치(33)를 포함하는 것을 특징으로 하는 프로그램어블 로직어레이.
- 제 7 항에 있어서, 상기 스위치회로는 각각이 제어신호(C1,C2)에 응하여 2상위한 외부클록신호(CLK1,CLK2)중 하나를 선택하는 한쌍의 프로그램어블 스위치(21,22)를 포함하며, 상기 한쌍의 프로그램어블 스위치에 의해 선택된 한쌍의 클록신호(CLKA,CLKB)는 상기 제1 및 제 2 클록 신호로서 사용되는 것을 특징으로 하는 프로그램어블 로직장치.
- 제 7 항에 있어서, 상기 스위치 회로는 각각이 대응 프로그램어블 플립플롭 회로(20A,20B)를 제어시호(C3,C4)에 응하여 세트상태로 되게하는 세트신호(SETA,SETB)의 상기 공급의 공급 또는 금지를 선택하는 한쌍의 프로그램어블 스위치를 포함하는 것을 특징으로 하는 프로그램어블 로직장치.
- 제 7 항에 있어서, 상기 스위치 회로는 각각이 제어신호(C5,C6)에 응하여 대응하는 프로그램어블 플립플롭회로(20A,20B)로 되게 하는 클리어 신호(CLRA,CLRB)의 상기 공급의 금지 또는 공급중 하나를 선택하는 한쌍의 프로그램어블 스위치(25,26)를 포함하는 것을 특징으로 하는 프로그램어블 로직장치.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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US5121006A (en) * | 1991-04-22 | 1992-06-09 | Altera Corporation | Registered logic macrocell with product term allocation and adjacent product term stealing |
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US5384499A (en) * | 1991-04-25 | 1995-01-24 | Altera Corporation | High-density erasable programmable logic device architecture using multiplexer interconnections |
US5861760A (en) | 1991-04-25 | 1999-01-19 | Altera Corporation | Programmable logic device macrocell with improved capability |
US5130574A (en) * | 1991-05-06 | 1992-07-14 | Lattice Semiconductor Corporation | Programmable logic device providing product term sharing and steering to the outputs of the programmable logic device |
US5270587A (en) * | 1992-01-06 | 1993-12-14 | Micron Technology, Inc. | CMOS logic cell for high-speed, zero-power programmable array logic devices |
US5350954A (en) * | 1993-03-29 | 1994-09-27 | Altera Corporation | Macrocell with flexible product term allocation |
FR2716759B1 (fr) * | 1994-02-28 | 1996-04-05 | Sgs Thomson Microelectronics | Etage de formatage d'opérandes optimisé. |
US5689195A (en) * | 1995-05-17 | 1997-11-18 | Altera Corporation | Programmable logic array integrated circuit devices |
US5781031A (en) * | 1995-11-21 | 1998-07-14 | International Business Machines Corporation | Programmable logic array |
US5848285A (en) * | 1995-12-26 | 1998-12-08 | Cypress Semiconductor Corporation | Macrocell having a dual purpose input register for use in a logic device |
US5982193A (en) * | 1997-12-22 | 1999-11-09 | Vantis Corporation | Input/output block (IOB) connections to MaxL lines, nor lines and dendrites in FPGA integrated circuits |
DE60038659T2 (de) * | 1999-03-04 | 2009-06-18 | Altera Corp., San Jose | Verbindungs- und eingangs/ausgangsmittel für programmierbare logische integrierte schaltungen |
US7248597B2 (en) | 2001-05-02 | 2007-07-24 | Nvidia Corporation | General purpose input/output controller |
JP2003338750A (ja) * | 2002-05-20 | 2003-11-28 | Nec Electronics Corp | 汎用ロジックセル、これを用いた汎用ロジックセルアレイ、及びこの汎用ロジックセルアレイを用いたasic |
US7796464B1 (en) | 2003-06-27 | 2010-09-14 | Cypress Semiconductor Corporation | Synchronous memory with a shadow-cycle counter |
JP2005064701A (ja) * | 2003-08-08 | 2005-03-10 | Rohm Co Ltd | クロック入出力装置 |
US7893772B1 (en) | 2007-12-03 | 2011-02-22 | Cypress Semiconductor Corporation | System and method of loading a programmable counter |
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Family Cites Families (16)
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---|---|---|---|---|
US4124899A (en) * | 1977-05-23 | 1978-11-07 | Monolithic Memories, Inc. | Programmable array logic circuit |
US4578771A (en) * | 1980-12-29 | 1986-03-25 | International Business Machines Corporation | Dynamically reprogrammable array logic system |
US4422072A (en) | 1981-07-30 | 1983-12-20 | Signetics Corporation | Field programmable logic array circuit |
US4609986A (en) * | 1984-06-14 | 1986-09-02 | Altera Corporation | Programmable logic array device using EPROM technology |
US4684830A (en) * | 1985-03-22 | 1987-08-04 | Monolithic Memories, Inc. | Output circuit for a programmable logic array |
US4758746A (en) * | 1985-08-12 | 1988-07-19 | Monolithic Memories, Inc. | Programmable logic array with added array of gates and added output routing flexibility |
US4763020B1 (en) * | 1985-09-06 | 1997-07-08 | Ricoh Kk | Programmable logic device having plural programmable function cells |
JPS6264124A (ja) * | 1985-09-13 | 1987-03-23 | Ricoh Co Ltd | プログラマブル・ロジツク・デバイス |
US4771285A (en) * | 1985-11-05 | 1988-09-13 | Advanced Micro Devices, Inc. | Programmable logic cell with flexible clocking and flexible feedback |
US4758747A (en) * | 1986-05-30 | 1988-07-19 | Advanced Micro Devices, Inc. | Programmable logic device with buried registers selectively multiplexed with output registers to ports, and preload circuitry therefor |
ATE74243T1 (de) * | 1985-12-06 | 1992-04-15 | Advanced Micro Devices Inc | Programmierbare logische vorrichtung. |
JPS6323419A (ja) * | 1986-07-15 | 1988-01-30 | Ricoh Co Ltd | プログラマブル・ロジツク・デバイス |
US4983959A (en) * | 1986-10-01 | 1991-01-08 | Texas Instruments Incorporated | Logic output macrocell |
JPS63260319A (ja) * | 1987-04-17 | 1988-10-27 | Ricoh Co Ltd | 論理集積回路装置 |
JPS6478023A (en) * | 1987-09-18 | 1989-03-23 | Fujitsu Ltd | Programmable logic device |
DE3871889T2 (de) * | 1987-10-02 | 1992-12-24 | Kawasaki Steel Co | Programmierbare eingangs-/ausgangsschaltung. |
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