JP3236235B2 - トグルフリップフロップ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＭＯＳ技術を用
い、クロック分周回路に用いられるトグルフリップフロ
ップに関する。

【０００２】

【従来の技術】図５は、従来のトグルフリップフロップ
の一構成例を示す回路図である。

【０００３】本従来例は図５に示すように、外部から入
力されるクロック信号ＣＬＫを反転させてＡ信号として
出力するインバータ１２１と、インバータ１２１から出
力された信号を反転させてＢ信号として出力するインバ
ータ１２３と、外部から入力されるリセット信号Ｒｅｓ
ｅｔを反転させて出力するインバータ１５６と、インバ
ータ１５６から出力された信号と回路全体の出力信号と
が入力され、両者の論理積を反転させた信号を出力する
ＮＡＮＤゲート１５７と、Ｂ信号が“１”である場合に
ＮＡＮＤゲート１５７から出力された信号を通過させる
トランスファゲート１４１と、トランスファゲート１４
１またはトランスファゲート１４２を通過した信号とイ
ンバータ１５６から出力された信号とが入力され、両者
の論理積を反転させた信号を出力するＮＡＮＤゲート１
５８と、ＮＡＮＤゲート１５８から出力された信号を反
転させて出力するインバータ１５３と、Ａ信号が“１”
である場合に、インバータ１５３から出力された信号を
通過させるトランスファゲート１４２と、Ａ信号が
“１”である場合にＮＡＮＤゲート１５８から出力され
た信号を通過させるトランスファゲート１４３と、Ｂ信
号が“１”である場合にＮＡＮＤゲート１５７から出力
された信号を通過させるトランスファゲート１４４と、
トランスファゲート１４３またはトランスファゲート１
４４を通過した信号を反転させて回路全体の出力信号と
して出力するインバータ１５４とから構成されている。

【０００４】以下に、上記のように構成されたトグルフ
リップフロップの動作について説明する。

【０００５】まず、外部からリセット信号Ｒｅｓｅｔが
入力されると、インバータ１５６から信号“０”が出力
され、その信号がＮＡＮＤゲート１５８，１５７のそれ
ぞれの一方の入力端子に入力される。

【０００６】ここで、ＮＡＮＤゲート１５８の一方の入
力端子に信号“０”が入力されている場合、他方の入力
端子に“０”及び“１”のいずれの信号が入力されて
も、ＮＡＮＤゲート１５８から出力される信号は、
“１”となる。同様に、ＮＡＮＤゲート１５７の一方の
入力端子に信号“０”が入力されている場合、他方の入
力端子に“０”及び“１”のいずれの信号が入力されて
も、ＮＡＮＤゲート１５７から出力される信号は、
“１”となる。

【０００７】それにより、Ａ信号が“１”である場合、
Ｂ信号が“１”である場合のいずれにおいても、トラン
スファゲート１４３またはトランスファゲート１４４を
通過してインバータ１５４に入力される信号は、“１”
となる。

【０００８】インバータ１５４に信号“１”が入力され
ると、入力された信号が反転して、信号“０”として出
力される。

【０００９】上記のようにリセット動作が行われた後、
ＮＡＮＤゲート１５７には、インバータ回路１５６から
出力された信号“１”と回路全体の出力信号である信号
“０”とが入力され、ＮＡＮＤゲート１５７から信号
“１”が出力される。

【００１０】その後、外部から入力されるクロック信号
ＣＬＫが立ち上がると（クロック信号が“１”）、イン
バータ１２１から信号“０”が出力され、Ａ信号が
“０”となるとともに、信号“０”がインバータ１２３
に入力され、インバータ１２３から信号“１”がＢ信号
として出力される。

【００１１】Ａ信号が“０”、Ｂ信号が“１”となるこ
とにより、トランスファゲート１４１，１４３がインア
クティブ状態となるとともに、トランスファゲート１４
２，１４４がアクティブ状態となる。

【００１２】トランスファゲート１４４がアクティブ状
態であることにより、ＮＡＮＤゲート１５７から出力さ
れた信号“１”がトランスファゲート１４４を通過し、
インバータ１５４に入力される。なお、トランスファゲ
ート１４３がインアクティブ状態であることにより、ト
ランスファゲート１４３を信号が通過することはなく、
インバータ１５４には、トランスファゲート１４４を通
過した信号のみが入力される。

【００１３】信号“１”がインバータ１５４に入力され
ると、入力された信号が反転し、信号“０”が出力信号
として出力されるとともに、ＮＡＮＤゲート１５７の一
方の入力端子に入力される。

【００１４】すると、ＮＡＮＤゲート１５７において、
インバータ１５４から出力された信号“０”とインバー
タ１５６から出力された信号“１”との論理積を反転さ
せた信号“１”が出力される。

【００１５】そして、再びＮＡＮＤゲート１５７から出
力された信号“１”がトランスファゲート１４４を通過
し、インバータ１５４に入力され、同様に、インバータ
１５４から信号“０”が出力信号として出力される。

【００１６】その後、クロック信号が立ち下がると（ク
ロック信号が“０”）、インバータ１２１から信号
“１”が出力され、Ａ信号が“１”となるとともに、信
号“１”がインバータ１２３に入力され、インバータ１
２３から信号“０”がＢ信号として出力される。

【００１７】Ａ信号が“１”、Ｂ信号が“０”となるこ
とにより、トランスファゲート１４２，１４３がアクテ
ィブ状態となるとともに、トランスファゲート１４１，
１４４がインアクティブ状態となる。

【００１８】ここで、クロック信号が立ち下がる前の状
態においては、インバータ１５６から出力された信号
“１”と、ＮＡＮＤゲート１５７から出力された信号
“１”とが、ＮＡＮＤゲート１５８に入力されており、
それにより、ＮＡＮＤゲート１５８から信号“０”が出
力され、インバータ１５３から信号“１”が出力されて
いる。

【００１９】トランスファゲート１４３がアクティブ状
態であることにより、ＮＡＮＤゲート１５８から出力さ
れた信号“０”がトランスファゲート１４３を通過し、
インバータ１５４に入力される。なお、トランスファゲ
ート１４４がインアクティブ状態であるため、インバー
タ１５４にはトランスファゲート１４３を通過した信号
のみが入力される。

【００２０】信号“０”がインバータ１５４に入力され
ると、入力された信号が反転し、信号“１”が出力信号
として出力されるとともに、ＮＡＮＤゲート１５７の一
方の入力端子に入力される。

【００２１】また、トランスファゲート１４２がアクテ
ィブ状態であることにより、インバータ１５３から出力
されている信号“１”が、トランスファゲート１４２を
通過し、ＮＡＮＤゲート１５８の一方の入力端子に入力
される。

【００２２】ここで、ＮＡＮＤゲート１５８の他方の入
力端子には、インバータ１５６から出力された信号
“１”が入力されており、それにより、ＮＡＮＤゲート
１５８から信号“０”が出力される。

【００２３】そして、トランスファゲート１４３がアク
ティブ状態であることにより、同様に、ＮＡＮＤゲート
１５８から出力された信号“０”がトランスファゲート
１４３を通過し、インバータ１５４に入力され、インバ
ータ１５４から信号“１”が出力信号として出力され
る。

【００２４】その後、再度クロック信号が立ち上がると
（クロック信号が“１”）、インバータ１２１から信号
“０”が出力され、Ａ信号が“０”となるとともに、信
号“０”がインバータ１２３に入力され、インバータ１
２３から信号“１”がＢ信号として出力される。

【００２５】Ａ信号が“０”、Ｂ信号が“１”となるこ
とにより、トランスファゲート１４２，１４３がインア
クティブ状態となるとともに、トランスファゲート１４
１，１４４がアクティブ状態となる。

【００２６】また、ＮＡＮＤゲート１５７においては、
インバータ１５６から出力された信号“１”とインバー
タ１５４から出力された信号“１”とが入力されている
ため、信号“０”が出力される。

【００２７】トランスファゲート１４４がアクティブ状
態であることにより、ＮＡＮＤゲート１５７から出力さ
れた信号“０”がトランスファゲート１４４を通過し、
インバータ１５４に入力される。なお、トランスファゲ
ート１４３がインアクティブ状態であることにより、ト
ランスファゲート１４３を信号が通過することはなく、
インバータ１５４には、トランスファゲート１４４を通
過した信号のみが入力される。

【００２８】信号“０”がインバータ１５４に入力され
ると、入力された信号が反転し、信号“１”が出力信号
として出力されるとともに、ＮＡＮＤゲート１５７の一
方の入力端子に入力される。

【００２９】すると、ＮＡＮＤゲート１５７において、
インバータ１５４から出力された信号“１”とインバー
タ１５６から出力された信号“１”との論理積を反転さ
せた信号“０”が出力される。

【００３０】そして、再びＮＡＮＤゲート１５７から出
力された信号“０”がトランスファゲート１４４を通過
し、インバータ１５４に入力され、同様に、インバータ
１５４から信号“１”が出力信号として出力される。

【００３１】その後、再度クロック信号が立ち下がると
（クロック信号が“０”）、インバータ１２１から信号
“１”が出力され、Ａ信号が“１”となるとともに、信
号“１”がインバータ１２３に入力され、インバータ１
２３から信号“０”がＢ信号として出力される。

【００３２】その後、再度クロック信号が立ち下がると
（クロック信号が“０”）、インバータ１２１から信号
“１”が出力され、Ａ信号が“１”となるとともに、信
号“１”がインバータ１２３に入力され、インバータ１
２３から信号“０”がＢ信号として出力される。

【００３３】Ａ信号が“１”、Ｂ信号が“０”となるこ
とにより、トランスファゲート１４２，１４３がアクテ
ィブ状態となるとともに、トランスファゲート１４１，
１４４がインアクティブ状態となる。

【００３４】ここで、クロック信号が立ち下がる前の状
態においては、インバータ１５６から出力された信号
“１”と、ＮＡＮＤゲート１５７から出力された信号
“０”とが、ＮＡＮＤゲート１５８に入力されており、
それにより、ＮＡＮＤゲート１５８から信号“１”が出
力され、インバータ１５３から信号“０”が出力されて
いる。

【００３５】トランスファゲート１４３がアクティブ状
態であることにより、ＮＡＮＤゲート１５８から出力さ
れた信号“１”がトランスファゲート１４３を通過し、
インバータ１５４に入力される。なお、トランスファゲ
ート１４４がインアクティブ状態であるため、インバー
タ１５４にはトランスファゲート１４３を通過した信号
のみが入力される。

【００３６】信号“１”がインバータ１５４に入力され
ると、入力された信号が反転し、信号“０”が出力信号
として出力されるとともに、ＮＡＮＤゲート１５７の一
方の入力端子に入力される。

【００３７】また、トランスファゲート１４２がアクテ
ィブ状態であることにより、インバータ１５３から出力
されている信号“０”が、トランスファゲート１４２を
通過し、ＮＡＮＤゲート１５８の一方の入力端子に入力
される。

【００３８】ここで、ＮＡＮＤゲート１５８の他方の入
力端子には、インバータ１５６から出力された信号
“１”が入力されており、それにより、ＮＡＮＤゲート
１５８から信号“１”が出力される。

【００３９】その後、トランスファゲート１４３がアク
ティブ状態であることにより、同様に、ＮＡＮＤゲート
１５８から出力された信号“１”がトランスファゲート
１４３を通過し、インバータ１５４に入力され、インバ
ータ１５４から信号“０”が出力信号として出力され
る。

【００４０】このようにして、外部から入力されるクロ
ック信号ＣＬＫが立ち下がる度に出力信号が反転し、そ
れにより、入力される信号が分周されて出力される。

【００４１】図６は、図５に示したトグルフリップフロ
ップからなる分周回路の一例を示す図であり、（ａ）は
構成を示す図、（ｂ）がタイミングチャートである。

【００４２】図６に示すように、Ｎ段のトグルフリップ
フロップ１６０−１〜１６０−Ｎによってデイジーチェ
ーンを形成すれば、外部から周波数Ｍの信号が入力され
た場合、１つのトグルフリップフロップにおいて、入力
された信号が１／２に分周されるので、最終段のトグル
フリップフロップ１６０−ｎからは周波数Ｍ／２^Nの信
号が出力される。

【００４３】図６に示すようなトグルフリップフロップ
分周回路においては、回路構成がデイジーチェーンの様
な構造をしているため、回路に対して入力される信号が
変化した場合、状態が安定するまで（信号が伝搬しきる
まで）にかなりの時間が必要となるが、その反面、同機
能の他の方式の分周回路と比べて、回路規模が小さくな
り、また、消費電力を小さく抑えることができるという
利点があるため、時計のように比較的遅い速度で動作を
するデジタル回路において使用されている。

【００４４】ここで、上述したような分周回路において
は、分周回路がＮ段のトグルフリップフロップから構成
されている場合、最終段のトグルフリップフロップから
１クロックの信号を出力させるためには、一段目のトグ
ルフリップフロップに２^Nクロックの信号を入力する必
要があり、そのため、テストを行う上で長い時間（多く
のテストパターン数）が必要となってしまう。

【００４５】これを回避するために、バイパス回路やセ
ットリセット信号を使用して最終段の出力を強制的にＨ
ｉｇｈレベルとＬｏｗレベルにし、それにより、回路
（分周された信号を使用して動作数後段の回路）をテス
トする等の方法が用いられている。

【００４６】特開平２−１９６５２０号公報において
も、セットリセット信号を使用して最終段の出力を強制
的にＨｉｇｈレベルとＬｏｗレベルをセットするという
提案がなされているが、この提案においては、分周回路
本体のテストを行う上では、従来通り２^Nクロックのテ
ストパターンが必要となってしまう。

【００４７】また、ＣＭＯＳ以外の技術においては特開
平４−３３４１２４号公報等で、トグルフリップフロッ
プの信号スルー用切り替え機能を使用し、チップの端子
を減らす事が提案されているが、ＣＭＯＳ技術には適応
することができない。

【００４８】

【発明が解決しようとする課題】上述したような従来の
トグルフリップフロップを用いた分周回路においては、
トグルフリップフロップ自体が、入力される信号を分周
して出力するという機能を有するため、Ｎ段のトグルフ
リップフロップからなる分周回路のＮ段目のトグルフリ
ップフロップおいて１個のクロックパルスを発生させる
ためには２^N+1個のクロック信号を入力する必要があ
る。

【００４９】そのため、分周回路のＮ段目のトグルフリ
ップフロップあるいはその途中段のトグルフリップフロ
ップを使用している回路に対してテストを行う場合や、
分周回路全体の動作を確認する場合、膨大な数のクロッ
ク信号を入力しなければならないという問題点がある。

【００５０】本発明は、上述したような従来の技術が有
する問題点に鑑みてなされたものであって、Ｎ段のトグ
ルフリップフロップからなる分周回路において、膨大な
数のクロック信号を入力することなく、Ｎ段目のトグル
フリップフロップあるいはその途中段のトグルフリップ
フロップを使用している回路に対してテストを行うこと
ができるとともに、分周回路全体の動作を確認すること
ができるトグルフリップフロップを提供することを目的
とする。

【００５１】

【課題を解決するための手段】上記目的を達成するため
に本発明は、外部から入力されるクロック信号を分周し
て出力する第１のゲート群を有するトグルフロップフロ
ップにおいて、外部から入力される制御信号に基づいて
第１の信号及び第２の信号を生成して出力する第１の回
路と、前記クロック信号をそのまま出力するとともに、
前記クロック信号と前記第１の信号とに基づいて第３の
信号及び第４の信号を生成し、該第３の信号及び第４の
信号を前記第１のゲート群に対して出力する第２の回路
と、該第２の回路から出力されたクロック信号及び前記
第１の回路から出力された第１及び第２の信号が入力さ
れ、前記第１及び第２の信号に基づいて、入力されたク
ロック信号を前記第１のゲート群に対して出力する第２
のゲート群とを有し、前記制御信号の論理レベルに基づ
いて前記第１の信号乃至第４の信号が各々の所定の論理
レベルとなった時、前記第１のゲート群は、前記第２の
ゲート群から出力されたクロック信号を分周せずに出力
することを特徴とする。

【００５２】また、前記トグルフリップフロップを複数
個有してなる分周回路であって、前記複数のトグルフリ
ップフロップには、共通の制御信号が入力されることを
特徴とする。

【００５３】また、前記複数のトグルフリップフロップ
は、予め決められたグループに分割され、前記グループ
毎に共通の制御信号が入力されることを特徴とする。

【００５４】（作用）上記のように構成された本発明に
おいては、外部から入力される制御信号に基づいて、入
力されたクロック信号が分周されて出力されたり、分周
されずにそのまま出力されたりする。

【００５５】これにより、Ｎ段のトグルフリップフロッ
プからなる分周回路において、Ｎ段目のトグルフリップ
フロップあるいはその途中段のトグルフリップフロップ
を使用している回路に対してテストを行う場合や、分周
回路全体の動作を確認する場合、入力されたクロック信
号がそのまま出力されるような制御信号を入力すれば、
テストを行うために膨大な数のクロック信号を入力する
ことはない。

【００５６】

【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照して説明する。

【００５７】図１は、本発明のトグルフリップフロップ
の実施の一形態の機能ブロック図である。

【００５８】本形態は図１に示すように、外部から入力
された制御信号ＴＥＳＴに基づいて第１の信号Ｃ及び第
２の信号Ｄを生成し、出力する第１の回路１０と、外部
から入力されたクロック信号ＣＬＫをそのまま出力する
とともに、入力されたクロック信号ＣＬＫと信号Ｃとに
基づいて第３の信号Ａ及び第４の信号Ｂを生成し、出力
する第２の回路２０と、回路２０から出力されたクロッ
ク信号ＣＬＫ及び回路１０から出力された信号Ｃ，Ｄが
入力され、信号Ｃ，Ｄに基づいて、入力されたクロック
信号ＣＬＫを出力する第２のゲート群３０と、ゲート群
３０から出力されたクロック信号ＣＬＫ及び回路２０か
ら出力された信号Ａ，Ｂが入力され、信号Ａ，Ｂに基づ
いて、回路２０に入力されたクロック信号ＣＬＫを分周
して出力したり、ゲート群３０から出力されたクロック
信号ＣＬＫをそのまま出力したりする第１のゲート群４
０とから構成されている。

【００５９】図２は、図１に示した機能を有するトグル
フリップフロップの実施の一形態を示す回路図である。

【００６０】本形態は図２に示すように、外部から入力
される制御信号ＴＥＳＴを反転させて信号Ｃとして出力
する第１のインバータ１１と、インバータ１１から出力
された信号を反転させて信号Ｄとして出力する第２のイ
ンバータ１２と、外部から入力されるクロック信号ＣＬ
Ｋを反転させる第３のインバータ２１と、インバータ２
１から出力された信号とインバータ１１から出力された
信号とが入力され、両者の論理積を反転させた信号をＡ
信号として出力するＮＡＮＤゲート２２と、ＮＡＮＤゲ
ート２２から出力された信号を反転させてＢ信号として
出力する第４のインバータ２３と、回路全体の出力信号
を反転させて出力するインバータ５１と、Ｂ信号が
“１”である場合にインバータ５１から出力された信号
を通過させる第１のトランスファゲート４１及び第２の
トランスファゲート４４と、Ｄ信号が“１”である場合
にインバータ２１から出力された信号を通過させる第６
のトランスファゲート３２と、トランスファゲート４１
またはトランスファゲート４２を通過した信号を反転さ
せて出力するインバータ５２と、Ａ信号が“１”である
場合にインバータ５２から出力された信号を通過させる
第４のトランスファゲート４３と、トランスファゲート
４３またはトランスファゲート４４を通過した信号を反
転させて回路全体の出力信号として出力するインバータ
５４と、Ｃ信号が“１”である場合にインバータ５２か
ら出力された信号を通過させる第５のトランスファゲー
ト３１と、トランスファゲート３１またはトランスファ
ゲート３２を通過した信号を反転させて出力するインバ
ータ５３と、Ａ信号が“１”である場合にインバータ５
３から出力された信号を通過させる第３のトランスファ
ゲート４２とから構成されている。

【００６１】なお、インバータ１１，１２から回路１０
が構成されており、インバータ２１，２３及びＮＡＮＤ
ゲート２２から回路２０が構成されており、トランスフ
ァゲート３１，３２からゲート群３０が構成されてお
り、トランスファゲート４１〜４４からゲート群４０が
構成されている。

【００６２】以下に、上記のように構成されたトグルフ
リップフロップの動作について説明する。

【００６３】まず、通常モード時、すなわち、制御信号
ＴＥＳＴが入力されていない場合の動作について説明す
る。

【００６４】制御信号ＴＥＳＴが入力されていない（制
御信号ＴＥＳＴが“０”）場合、インバータ１１から信
号“１”が出力され、Ｃ信号が“１”となるとともに、
信号“１”がインバータ１２に入力され、インバータ１
２から信号“０”がＤ信号として出力される。

【００６５】Ｃ信号が“１”、Ｄ信号が“０”となるこ
とにより、トランスファゲート３１がアクティブ状態と
なるとともに、トランスファゲート３２がインアクティ
ブ状態となる。

【００６６】外部から入力されるクロック信号ＣＬＫが
立ち上がると（クロック信号が“１”）、インバータ２
１から信号“０”が出力され、インバータ２１から出力
された信号“０”とインバータ１１から出力された信号
“１”とがＮＡＮＤゲート２２に入力され、ＮＡＮＤゲ
ート２２から信号“１”がＡ信号として出力されるとと
もに、信号“１”がインバータ２３に入力され、インバ
ータ２３から信号“０”がＢ信号として出力される。

【００６７】Ａ信号が“１”、Ｂ信号が“０”となるこ
とにより、トランスファゲート４２，４３がアクティブ
状態となるとともに、トランスファゲート４１，４４が
インアクティブ状態となる。

【００６８】ここで、初期状態として、インバータ５２
から信号“１”が出力されているとすると、トランスフ
ァゲート４３がアクティブ状態であることにより、イン
バータ５２から出力された信号“１”がトランスファゲ
ート４３を通過し、インバータ５４に入力される。な
お、トランスファゲート４４がインアクティブ状態であ
るため、インバータ５４にはトランスファゲート４３を
通過した信号のみが入力される。

【００６９】信号“１”がインバータ５４に入力される
と、入力された信号が反転し、信号“０”が出力信号と
して出力されるとともに、インバータ５１に入力され
る。

【００７０】また、トランスファゲート３１がアクティ
ブ状態であることにより、インバータ５２から出力され
た信号“１”がトランスファゲート３１を通過し、イン
バータ５３に入力される。なお、トランスファゲート３
２がインアクティブ状態であるため、インバータ５３に
はトランスファゲート３１を通過した信号のみが入力さ
れる。

【００７１】信号“１”がインバータ５３に入力される
と、入力された信号が反転し、信号“０”がインバータ
５３から出力される。

【００７２】その後、トランスファゲート４２がアクテ
ィブ状態であることにより、インバータ５３から出力さ
れた信号“０”がトランスファゲート４２を通過し、イ
ンバータ５２に入力される。なお、トランスファゲート
４１がインアクティブ状態であるため、インバータ５２
にはトランスファゲート４２を通過した信号のみが入力
される。

【００７３】そして、同様にインバータ５２から信号
“１”が出力される。

【００７４】その後、クロック信号が立ち下がると（ク
ロック信号が“０”）、インバータ２１から信号“１”
が出力され、インバータ２１から出力された信号“１”
とインバータ１１から出力された信号“１”とがＮＡＮ
Ｄゲート２２に入力され、ＮＡＮＤゲート２２から信号
“０”がＡ信号として出力されるとともに、信号“０”
がインバータ２３に入力され、インバータ２３から信号
“１”がＢ信号として出力される。

【００７５】Ａ信号が“０”、Ｂ信号が“１”となるこ
とにより、トランスファゲート４２，４３がインアクテ
ィブ状態となるとともに、トランスファゲート４１，４
４がアクティブ状態となる。

【００７６】また、インバータ５１においては、インバ
ータ５４から出力された信号“０”が入力されているた
め、信号“１”が出力される。

【００７７】そして、トランスファゲート４４がアクテ
ィブ状態であることにより、インバータ５１から出力さ
れた信号“１”がトランスファゲート４４を通過し、イ
ンバータ５４に入力される。なお、トランスファゲート
４３がインアクティブ状態であることにより、インバー
タ５４にはトランスファゲート４４を通過した信号のみ
が入力される。

【００７８】信号“１”がインバータ５４に入力される
と、入力された信号が反転し、信号“０”が出力信号と
して出力される。

【００７９】また、インバータ５４から出力された信号
は、インバータ５１に入力され、それにより、インバー
タ５１から信号“１”が出力される。

【００８０】そして、トランスファゲート４１がアクテ
ィブ状態であることにより、インバータ５１から出力さ
れた信号“１”がトランスファゲート４１を通過し、イ
ンバータ５２に入力される。なお、トランスファゲート
４２がインアクティブ状態であることにより、インバー
タ５２にはトランスファゲート４１を通過した信号のみ
が入力される。

【００８１】信号“１”がインバータ５２に入力される
と、入力された信号が反転し、信号“０”がインバータ
５２から出力される。

【００８２】その後、再度クロック信号が立ち上がると
（クロック信号が“１”）、インバータ２１から信号
“０”が出力され、インバータ２１から出力された信号
“０”とインバータ１１から出力された信号“１”とが
ＮＡＮＤゲート２２に入力され、ＮＡＮＤゲート２２か
ら信号“１”がＡ信号として出力されるとともに、信号
“１”がインバータ２３に入力され、インバータ２３か
ら信号“０”がＢ信号として出力される。

【００８３】Ａ信号が“１”、Ｂ信号が“０”となるこ
とにより、トランスファゲート４２，４３がアクティブ
状態となるとともに、トランスファゲート４１，４４が
インアクティブ状態となる。

【００８４】トランスファゲート４３がアクティブ状態
であることにより、インバータ５２から出力されている
信号“０”がトランスファゲート４３を通過し、インバ
ータ５４に入力される。なお、トランスファゲート４４
がインアクティブ状態であるため、インバータ５４には
トランスファゲート４３を通過した信号のみが入力され
る。

【００８５】信号“０”がインバータ５４に入力される
と、入力された信号が反転し、信号“１”が出力信号と
して出力されるとともに、インバータ５１に入力され
る。

【００８６】また、トランスファゲート３１がアクティ
ブ状態であることにより、インバータ５２から出力され
た信号“０”がトランスファゲート３１を通過し、イン
バータ５３に入力される。なお、トランスファゲート３
２がインアクティブ状態であるため、インバータ５３に
はトランスファゲート３１を通過した信号のみが入力さ
れる。

【００８７】信号“０”がインバータ５３に入力される
と、入力された信号が反転し、信号“１”がインバータ
５３から出力される。

【００８８】その後、トランスファゲート４２がアクテ
ィブ状態であることにより、インバータ５３から出力さ
れた信号“１”がトランスファゲート４２を通過し、イ
ンバータ５２に入力される。なお、トランスファゲート
４１がインアクティブ状態であるため、インバータ５２
にはトランスファゲート４２を通過した信号のみが入力
される。

【００８９】そして、同様にインバータ５２から信号
“０”が出力される。

【００９０】その後、再度クロック信号が立ち下がると
（クロック信号が“０”）、インバータ２１から信号
“１”が出力され、インバータ２１から出力された信号
“１”とインバータ１１から出力された信号“１”とが
ＮＡＮＤゲート２２に入力され、ＮＡＮＤゲート２２か
ら信号“０”がＡ信号として出力されるとともに、信号
“０”がインバータ２３に入力され、インバータ２３か
ら信号“１”がＢ信号として出力される。

【００９１】Ａ信号が“０”、Ｂ信号が“１”となるこ
とにより、トランスファゲート４２，４３がインアクテ
ィブ状態となるとともに、トランスファゲート４１，４
４がアクティブ状態となる。

【００９２】また、インバータ５１においては、インバ
ータ５４から出力された信号“１”が入力されているた
め、信号“０”が出力される。

【００９３】そして、トランスファゲート４４がアクテ
ィブ状態であることにより、インバータ５１から出力さ
れた信号“０”がトランスファゲート４４を通過し、イ
ンバータ５４に入力される。なお、トランスファゲート
４３がインアクティブ状態であることにより、インバー
タ５４にはトランスファゲート４４を通過した信号のみ
が入力される。

【００９４】信号“０”がインバータ５４に入力される
と、入力された信号が反転し、信号“１”が出力信号と
して出力される。

【００９５】また、インバータ５４から出力された信号
は、インバータ５１に入力され、それにより、同様に、
インバータ５１から信号“０”が出力される。

【００９６】このようにして、外部から入力されるクロ
ック信号ＣＬＫが立ち上がる度に出力信号が反転し、そ
れにより、入力される信号が分周されて出力される。

【００９７】次に、テストモード時、すなわち、制御信
号ＴＥＳＴが入力されている場合の動作について説明す
る。

【００９８】制御信号ＴＥＳＴが入力されている（制御
信号ＴＥＳＴが“１”）場合、インバータ１１から信号
“０”が出力され、Ｃ信号が“０”となるとともに、信
号“０”がインバータ１２に入力され、インバータ１２
から信号“１”がＤ信号として出力される。

【００９９】Ｃ信号が“０”、Ｄ信号が“１”となるこ
とにより、トランスファゲート３１がインアクティブ状
態となるとともに、トランスファゲート３２がアクティ
ブ状態となる。

【０１００】また、インバータ１１から信号“０”が出
力されるため、ＮＡＮＤゲート２２からは常に信号
“１”が出力され、それにより、Ａ信号が“１”、Ｂ信
号が０となる。

【０１０１】Ａ信号が“１”、Ｂ信号が“０”となるこ
とにより、トランスファゲート４１，４４がインアクテ
ィブ状態となるとともに、トランスファゲート４２，４
３がアクティブ状態となる。

【０１０２】外部から入力されるクロック信号ＣＬＫが
立ち上がると（クロック信号が“１”）、インバータ２
１から信号“０”が出力される。

【０１０３】トランスファゲート３２がアクティブ状態
であることにより、インバータ２１から出力された信号
“０”がトランスファゲート３２を通過し、インバータ
５３に入力される。なお、トランスファゲート３１がイ
ンアクティブ状態であるため、インバータ５３にはトラ
ンスファゲート３２を通過した信号のみが入力される。

【０１０４】信号“０”がインバータ５３に入力される
と、入力された信号が反転し、信号“１”がインバータ
５３から出力される。

【０１０５】そして、トランスファゲート４２がアクテ
ィブ状態であることにより、インバータ５３から出力さ
れた信号“１”がトランスファゲート４２を通過し、イ
ンバータ５２に入力される。なお、トランスファゲート
４１がインアクティブ状態であるため、インバータ５２
にはトランスファゲート４２を通過した信号のみが入力
される。

【０１０６】信号“１”がインバータ５２に入力される
と、入力された信号が反転し、信号“０”がインバータ
５２から出力される。

【０１０７】そして、トランスファゲート４３がアクテ
ィブ状態であることにより、インバータ５３から出力さ
れた信号“０”がトランスファゲート４３を通過し、イ
ンバータ５４に入力される。なお、トランスファゲート
４４がインアクティブ状態であるため、インバータ５４
にはトランスファゲート４３を通過した信号のみが入力
される。

【０１０８】信号“０”がインバータ５４に入力される
と、入力された信号が反転し、信号“１”が出力信号と
して出力される。

【０１０９】その後、外部から入力されるクロック信号
ＣＬＫが立ち下がると（クロック信号が“０”）、イン
バータ２１から信号“１”が出力される。

【０１１０】トランスファゲート３２がアクティブ状態
であることにより、インバータ２１から出力された信号
“１”がトランスファゲート３２を通過し、インバータ
５３に入力される。なお、トランスファゲート３１がイ
ンアクティブ状態であるため、インバータ５３にはトラ
ンスファゲート３２を通過した信号のみが入力される。

【０１１１】信号“１”がインバータ５３に入力される
と、入力された信号が反転し、信号“０”がインバータ
５３から出力される。

【０１１２】そして、トランスファゲート４２がアクテ
ィブ状態であることにより、インバータ５３から出力さ
れた信号“０”がトランスファゲート４２を通過し、イ
ンバータ５２に入力される。なお、トランスファゲート
４１がインアクティブ状態であるため、インバータ５２
にはトランスファゲート４２を通過した信号のみが入力
される。

【０１１３】信号“０”がインバータ５２に入力される
と、入力された信号が反転し、信号“１”がインバータ
５２から出力される。

【０１１４】そして、トランスファゲート４３がアクテ
ィブ状態であることにより、インバータ５３から出力さ
れた信号“１”がトランスファゲート４３を通過し、イ
ンバータ５４に入力される。なお、トランスファゲート
４４がインアクティブ状態であるため、インバータ５４
にはトランスファゲート４３を通過した信号のみが入力
される。

【０１１５】信号“１”がインバータ５４に入力される
と、入力された信号が反転し、信号“０”が出力信号と
して出力される。

【０１１６】このようにして、テストモード時において
は、入力されるクロック信号が分周されずにそのまま出
力される。

【０１１７】図３は、図２に示したトグルフリップフロ
ップからなる分周回路の実施の一形態を示す図であり、
（ａ）は構成を示す図、（ｂ）がタイミングチャートで
ある。

【０１１８】図３に示すように本形態においては、分周
回路を構成しているＮ段のトグルフリップフロップ６０
−１〜６０−Ｎのそれぞれに、図２に示した制御信号Ｔ
ＥＳＴが共通に入力される端子が設けられている。

【０１１９】上記のように構成された分周回路において
は、分周回路のＮ段目のトグルフリップフロップあるい
はその途中段のトグルフリップフロップを使用している
回路に対してテストを行う場合や、分周回路全体の動作
を確認する場合、制御信号ＴＥＳＴにハイレベル信号を
入力することにより、入力されるクロック信号のタイミ
ングに基づいてテストを行うことができ、また、通常動
作を行う場合は、制御信号ＴＥＳＴにローレベル信号を
入力することにより、入力されるクロック信号を分周し
て出力することができる。

【０１２０】また、Ｎ段目のトグルフリップフロップに
おいて、入力されるクロック信号をそのまま使用する場
合は、テストを行う場合と同様に、制御信号ＴＥＳＴに
ハイレベル信号を入力すれば、入力されるクロック信号
を分周させずに、Ｎ段目のトグルフリップフロップに伝
搬させることができる。

【０１２１】図４は、図２に示したトグルフリップフロ
ップからなる分周回路の実施の他の形態を示す図であ
り、（ａ）は構成を示す図、（ｂ）がタイミングチャー
トである。

【０１２２】図４に示すように、分周回路を構成してい
る６段のトグルフリップフロップ６１−１〜６１−６の
それぞれに制御信号ＴＥＳＴを印加するための配線を３
本設け、それらをトグルフリップフロップ６０−１〜６
０ー６と２段おきに接続し、３種類のテストグループに
分けてもよい。なお、グループ数においては、分周段数
にはよらず常に３種類でよい。

【０１２３】この３本の配線に制御信号ＴＥＳＴテスト
信号のハイレベルを順番に入力すれば、一つ一つのトグ
ルフリップフロップの動作を確認しながらデータを転送
することができるとともに、動作確認に必要となるパタ
ーン数が、使用しているトグルフリップフロップと同数
で済む。

【０１２４】

【発明の効果】以上説明したように本発明においては、
外部から入力される制御信号に基づいて、入力されたク
ロック信号が分周されて出力されたり、分周されずにそ
のまま出力されたりする構成としたため、Ｎ段のトグル
フリップフロップからなる分周回路において、膨大な数
のクロック信号を入力することなく、Ｎ段目のトグルフ
リップフロップあるいはその途中段のトグルフリップフ
ロップを使用している回路に対してテストを行うことが
できるとともに、分周回路全体の動作を確認することが
できる。

【図面の簡単な説明】

【図１】本発明のトグルフリップフロップの実施の一形
態の機能ブロック図である。

【図２】図１に示した機能を有するトグルフリップフロ
ップの実施の一形態を示す回路図である。

【図３】図２に示したトグルフリップフロップからなる
分周回路の実施の一形態を示す図であり、（ａ）は構成
を示す図、（ｂ）がタイミングチャートである。

【図４】図２に示したトグルフリップフロップからなる
分周回路の実施の他の形態を示す図であり、（ａ）は構
成を示す図、（ｂ）がタイミングチャートである。

【図５】従来のトグルフリップフロップの一構成例を示
す回路図である。

【図６】図５に示したトグルフリップフロップからなる
分周回路の一例を示す図であり、（ａ）は構成を示す
図、（ｂ）がタイミングチャートである。

【符号の説明】

１０，２０ 回路 １１，１２，２１，２３，５１〜５４ インバータ ２２ ＮＡＮＤゲート ３０，４０ ゲート群 ３１，３２，４１〜４４ トランスファゲート ６０−１〜６０−ｎ，６１−１〜６１−６ トグルフ
リップフロップ ＣＬＫ クロック信号 ＴＥＳＴ 制御信号

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03K 21/00 H03K 23/00 H03K 3/00

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】外部から入力されるクロック信号を分周し
   て出力する第１のゲート群を有するトグルフロップフロ
   ップにおいて、 外部から入力される制御信号に基づいて第１の信号及び
   第２の信号を生成して出力する第１の回路と、 前記クロック信号をそのまま出力するとともに、前記ク
   ロック信号と前記第１の信号とに基づいて第３の信号及
   び第４の信号を生成し、該第３の信号及び第４の信号を
   前記第１のゲート群に対して出力する第２の回路と、 該第２の回路から出力されたクロック信号及び前記第１
   の回路から出力された第１及び第２の信号が入力され、
   前記第１及び第２の信号に基づいて、入力されたクロッ
   ク信号を前記第１のゲート群に対して出力する第２のゲ
   ート群とを有し、前記制御信号の論理レベルに基づいて前記第１の信号乃
   至第４の信号が各々の所定の論理レベルとなった時、前
   記第１のゲート群は、 前記第２のゲート群から出力され
   たクロック信号を分周せずに出力することを特徴とする
   トグルフリップフロップ。
2. 【請求項２】請求項１に記載のトグルフリップフロップ
   において、 前記第１の信号は、前記制御信号を反転した信号であ
   り、 前記第２の信号は、前記第１の信号を反転した信号であ
   り、 前記第３の信号は、前記クロック信号を反転した信号と
   前記第１の信号との論理積を反転した信号であり、 前記第４の信号は、前記第３の信号を反転した信号であ
   ることを特徴とするトグルフリップフロップ。
3. 【請求項３】請求項１または請求項２に記載のトグルフ
   リップフロップにおいて、 前記第１の回路は、 前記制御信号を反転させて前記第１の信号として出力す
   る第１のインバータと、 該第１のインバータから出力された信号を反転させて前
   記第２の信号として出力する第２のインバータとを有
   し、 前記第２の回路は、 前記クロック信号を反転させる第３のインバータと、 該第３のインバータから出力された信号と前記第１のイ
   ンバータから出力された信号とが入力され、両者の論理
   積を反転させた信号を前記第３の信号として出力するＮ
   ＡＮＤゲートと、 該ＮＡＮＤゲートから出力された信号を反転させて前記
   第４の信号として出力する第４のインバータとを有し、 前記第１のゲート群は、 前記第４の信号が“１”である場合に、回路全体の出力
   を反転した信号を通過させる第１及び第２のトランスフ
   ァゲートと、 前記第３の信号が“１”である場合に、前記第２のゲー
   ト群から出力され、反転した信号を通過させる第３のト
   ランスファゲートと、 前記第３の信号が“１”である場合に、前記第１または
   第３のトランスファゲートを通過し、反転した信号を通
   過させる第４のトランスファゲートと、 前記第２または第４のトランスファゲートを通過した信
   号を反転して前記回路全体の出力とするインバータ とを
   有し、 前記第２のゲート群は、 前記第１の信号が“１”である場合に、前記第１または
   第３のトランスファゲートを通過し、反転した信号を通
   過させる第５のトランスファゲートと、 前記第２の信号が“１”である場合に、前記第３のイン
   バータから出力された信号を通過させる第６のトランス
   ファゲートとを有することを特徴とするトグルフリップ
   フロップ。
4. 【請求項４】請求項１乃至３のいずれか１項に記載のト
   グルフリップフロップを複数個有してなる分周回路であ
   って、 前記複数のトグルフリップフロップには、共通の制御信
   号が入力されることを特徴とする分周回路。
5. 【請求項５】請求項１乃至３のいずれか１項に記載のト
   グルフリップフロップを複数個有してなる分周回路であ
   って、 前記複数のトグルフリップフロップは、予め決められた
   グループに分割され、前記グループ毎に共通の制御信号
   が入力されることを特徴とする分周回路。