KR19990023415A - 플립플롭회로 및 회로설계시스템 - Google Patents

플립플롭회로 및 회로설계시스템 Download PDF

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KR19990023415A
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이치로 구마타
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이데이 노부유끼
소니 가부시끼 가이샤
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Abstract

펄스발생회로(10)와 플립플롭 L1∼L4로 이루어지는 스루래치(20)를 셀베이스방식의 기본셀로서 등록하여, LSI설계에 이용한다. 펄스발생회로(10)는, 클록신호 CK에 동기하여 폭이 좁은 포지티브와 네거티브의 펄스 CKP, XCKP를 생성하여, 플립플롭 L1∼L4에 공급하고, 펄스 CKP가 하이레벨인 때, 각 플립플롭은 입력단자 D에 입력된 신호를 각각의 플립플롭 내부로 받아들이고, 펄스 CKP가 로레벨의 사이로 받아들여진 신호를 유지하여 출력단자 Q에 출력하므로, 1개의 기본셀내에 펄스발생회로와 그 부하(負荷)로 되는 래치회로가 포함되어 있어, 자동배치배선으로 세트업이나 홀드타임이 변동하지 않고, 오동작의 발생을 회피할 수 있다.

Description

플립플롭회로 및 회로설계시스템
본 발명은, 플립플롭회로, 특히 레이아웃면적의 삭감, 저소비전력화 및 고속화를 실현 가능한 플립플롭회로 및 그것을 사용한 회로설계시스템에 관한 것이다.
종래의 D플립플롭의 일구성예를 도 33에 나타내고 있다. 도시한 바와 같이, 본예의 D플립플롭 D-FF는 마스터와 스레이브의 2개의 스루래치(through latch) MST와 SLV를 종렬접속하여 구성되어 있다. 도 34는 그 동작의 타이밍차트를 나타내고 있다. 도시한 바와 같이, 마스터스루래치 MST와 슬레이브스루래치 SLV에 각각 클록신호 CK와 그 반전신호 XCK가 주어지고, 클록신호의 에지 부근, 즉 세트업타임 TS와 홀드타임 TH로 규정되는 기간의 데이터가 판독되어, 유지된다.
본래 1비트의 정보를 기억하는 데에는 스루래치 1개로 되지만, 클록의 에지에서 데이터를 받아들이는 기능을 실현하기 위해 마스터스루래치 MST와 슬레이브스루래치 SLV의 2개의 스루래치가 사용되고 있다.
상기한 D플립플롭 D-FF는 셀화하기 쉽고, 타이밍설계도 하기 쉬우므로, 셀베이스방식으로 LSI설계에 있어서 많이 사용되고 있다.
또, 동기이네이블기능이 필요한 경우는 통상 도 35에 나타낸 바와 같이 D플립플롭 D-FF의 D입력의 전에 실렉터(selector) S를 부가하고, 이네이블신호 EN이 이네이블상태의 때만 입력데이터 Din을 D플립플롭 D-FF의 D입력에 전하고, 이네이블신호 EN이 디스에이블(disable)상태의 때에는 D플립플롭 D-FF의 출력 Q를 D플립플롭의 D입력으로 피드백함으로써 실현한다.
한편, 도 36에 나타낸 바와 같은 귀환회로를 사용한 펄스발생회로에서 원래의 클록으로부터 좁은 펄스를 만들고, 이것으로 도 37과 같은 스루래치를 복수 구동하여, 펄스를 충분히 좁게 함으로써, 1개의 스루래치로 종래의 D플립플롭과 동일하게 클록에지 부근에서의 데이터의 받아들이기동작을 행하는 것이 가능하다.
또 펄스생성을 동기이네이블신호 EN을 래치한 신호 SEN으로 제어하여 동기이네이블기능을 실현하고 있다.
다만, 이와 같은 수법은 타이밍검증이나 동작보증의 문제로부터, 풀커스텀(full custom)설계의 데어터패스(path)부와 같은 플립플롭간의 신호전반(傳搬)지연이 파악되기 쉽고, 또한 컨트롤하기 쉬운 부분에만 사용되어 왔다.
그런데, 전술한 종래의 D플립플롭은, 1비트의 기억에 2개의 스루래치를 사용하므로, 레이아웃면적 및 소비전력이 크고, 세트업타임 TS도 길다.
비동기클리어나 비동기프리세트기능을 부가하는 경우에는, 마스터와 슬레이브의 2개의 스루래치 양쪽에 클리어 또는 프리세트의 기능을 붙일 필요가 있다. 또, 동기이네이블을 실렉터 부가로 실현하는 경우는 더욱 레이아웃면적 및 소비전력의 증가를 초래하고, 또한 세트업타임이 악화된다고 하는 불이익이 있다.
한편, 클록신호로부터 좁은 펄스를 생성하고, 스루래치에 공급하여 D플립플롭과 등가(等價)의 동작을 실현하는 방법은, 1개의 펄스발생회로에서 복수의 스루래치를 구동하면, 회로규모 및 소비전력의 저감, 세트업타임의 개선이 도모되고, 또, 동기이네이블기능에 대해서도 동일하게 개선된다.
그러나 이와 같은 좁은 펄스를 이용하여, 스루래치를 D플립플롭의 대신에 사용하는 방법은 풀커스텀적인 LSI설계수법의 데이터패스부에서 사용한다고 하는 것이 종래의 상식이었다.
왜냐 하면, 보다 게이트당의 설계공수가 적게 끝나는 셀베이스방식에서의 LSI설계에 사용하는 경우는, 회로를 기본셀로 분할하고, 이들 기본셀의 배치배선을 자동배치배선 CAD에서 행하므로, 엄밀한 부하용량이나 배선거리의 컨트롤이 어렵다.
따라서, 예를 들면 펄스발생회로와 스루래치를 따로따로의 기본셀로서 준비하고, 그들을 자동배치배선하여 접속하면, 배선부하가 분산되므로 펄스폭 부족 등에 의한 오동작의 가능성이 높아진다.
오동작을 방지하기 위해 펄스발생회로와 스루래치를 동일셀내에 배치하여 각부의 부하를 고정한 경우라도, 도 36에 나타낸 펄스발생회로에서는, 원래의 클록신호 CK의 상승으로부터 스루래치를 구동하는 펄스 CKP, XCKP의 종료까지의 지연, 즉 도 38의 d3이 게이트 G2, G3, G4, G5의 지연총계의 약 2배로 되므로 크고, 그 결과로서 전체를 종래의 D플립플롭과 등가의 셀로서 이용하는 경우, 원래의 클록신호 CK로부터 보아, 데이터를 받아들이는 데에 필요한 홀드타임이 커져 대규모 LSI설계가 곤란하게 된다.
반대로 세트업타임은 펄스발생회로의 지연(도 38의 d1)에 의해 감소하고, 경우에 따라서는 마이너스의 값으로 된다. 그 경우에 게이트레벨시뮬레이터(gate level simulator)나 스태틱타이밍애널라이저(static timing analyzer)에서는 마이너스의 세트업이 잘 취급될 수 없는 경우가 많아, 최고동작주파수 등을 견적하는 경우에 정확한 값이 얻어지지 않는다고 하는 문제가 일어난다.
또, 도 36의 회로에서는 펄스생성의 피드백루프내와 동기이네이블기능을 위한 래치에 다이나믹한 회로를 사용하고 있으므로 원래의 클록신호 CK의 하이레벨기간에서 노드 ND1과 노드 ND2가 하이임피던스상태로 값을 유지하므로, 클록신호 CK의 하이레벨기간의 길이에 제한이 있다. 이것을 스태틱화한 경우는 회로규모가 증대한다.
본 발명은, 이러한 사정을 감안하여 이루어진 것이고, 그 목적은, 펄스발생회로와 스루래치를 사용함에도 불구하고, 셀베이스방식에서의 이용이 용이하고, 종래의 D플립플롭과 치환이 가능하고, 또한 소면적, 저소비전력, 고속의 셀을 제공하는 것에 있다.
도 1은 본 발명에 관한 플립플롭회로의 제1의 실시형태를 나타낸 회로도.
도 2는 펄스발생회로의 구성예를 나타낸 회로도.
도 3은 펄스발생회로를 구성하는 NAND게이트 G4의 구성을 나타낸 회로도.
도 4는 플립플롭의 구성예를 나타낸 회로도.
도 5는 플립플롭회로의 동작타이밍차트.
도 6은 본 발명에 관한 플립플롭회로의 제2의 실시형태를 나타낸 회로도.
도 7은 제2의 실시형태에 있어서의 펄스발생회로의 회로도.
도 8은 제2의 실시형태에 있어서의 플립플롭의 동작타이밍차트.
도 9는 본 발명에 관한 플립플롭회로의 제3의 실시형태를 나타낸 회로도.
도 10은 제3의 실시형태에 있어서의 펄스발생회로의 회로도.
도 11은 본 발명에 관한 플립플롭회로의 제4의 실시형태를 나타낸 회로도.
도 12는 제4의 실시형태에 있어서의 플립플롭의 일구성예를 나타낸 회로도.
도 13은 제4의 실시형태에 있어서의 플립플롭의 다른 구성예를 나타낸 회로도.
도 14는 본 발명에 관한 플립플롭회로의 제5의 실시형태를 나타낸 회로도.
도 15는 제5의 실시형태에 있어서의 플립플롭의 일구성예를 나타낸 회로도.
도 16은 제5의 실시형태에 있어서의 플립플롭의 다른 구성예를 나타낸 회로도.
도 17은 본 발명에 관한 플립플롭회로의 제6의 실시형태를 나타낸 회로도.
도 18은 제6의 실시형태에 있어서의 플립플롭의 일구성예를 나타낸 회로도.
도 19는 제6의 실시형태에 있어서의 플립플롭의 다른 구성예를 나타낸 회로도.
도 20은 본 발명에 관한 플립플롭회로의 제7의 실시형태를 나타낸 회로도.
도 21은 제7의 실시형태에 있어서의 플립플롭의 일구성예를 나타낸 회로도.
도 22는 제7의 실시형태에 있어서의 플립플롭의 다른 구성예를 나타낸 회로도.
도 23은 본 발명에 관한 플립플롭회로의 제8의 실시형태를 나타낸 회로도.
도 24는 제8의 실시형태에 있어서의 펄스발생회로의 회로도.
도 25는 본 발명에 관한 플립플롭회로의 제9의 실시형태를 나타낸 회로도.
도 26은 제9의 실시형태에 있어서의 펄스발생회로의 회로도.
도 27은 본 발명에 관한 플립플롭회로의 제10의 실시형태의 회로도이고, 스루모드부착 펄스구동플립플롭을 사용한 초기화 회로의 회로도.
도 28은 본 발명에 관한 플립플롭회로의 제11의 실시형태의 회로도이고, 스루모드부착 펄스구동플립플롭을 사용한 테스트회로의 회로도.
도 29는 본 발명에 관한 플립플롭회로의 제12의 실시형태를 나타낸 회로도.
도 30은 제12의 실시형태에 있어서의 펄스발생회로의 회로도.
도 31은 제12의 실시형태에 있어서의 플립플롭의 회로도.
도 32는 본 발명에 관한 플립플롭회로의 제13의 실시형태의 회로도이고, 다이나믹래치부착 플립플롭의 구성도.
도 33은 종래의 D플립플롭의 구성을 나타낸 회로도.
도 34는 종래의 D플립플롭의 동작타이밍도.
도 35는 종래의 동기(同期)이네이블부착 D플립플롭의 회로도.
도 36은 종래의 펄스구동플립플롭의 펄스발생회로의 회로도.
도 37은 종래의 펄스구동플립플롭의 래치회로의 회로도.
도 38은 래치회로의 동작타이밍도.
도면의 주요부분에 대한 부호의 설명
10,10a,10b,10c,10d,10e : 펄스발생회로
20,20a,20b,20c,20d,20e : 플립플롭
L1,L1a,L1b,L1c,L1d,L1e : 플립플롭
G1,G2,G3 : 지연게이트 G4 : NAND게이트
G5 : 인버터 LG1,LG2,LG3,LG4 : 인버터
TG1,TG2 : 트랜스퍼게이트 AND1,…,ANDy : AND게이트
DFF1,…,DFFx,DFF11,DFF12,…,DFF1x,DFF21,DFF22,…,DFF2y : D플립플롭
PFF11,…,PFF1n,PFF21,…,PFF2n,PFF31,…,PFF3n,PFF41,…,PFF4n : 펄스구동플립플롭
100,110,120,130,140 : 조합회로 DLT : 다이나믹래치
VDD: 전원전압, 훙 : 접지전위
상기 목적을 달성하기 위해, 본 발명의 플립플롭회로는, 외부로부터 입력된 클록신호에 따라, 입력신호를 유지하고 출력하는 플립플롭회로로서, 상기 클록신호에 따라, 소정의 폭을 가지는 펄스를 생성하는 펄스발생회로와, 상기 펄스발생회로에서 생성된 펄스의 입력타이밍으로 상기 입력신호를 유지하고, 유지한 신호를 출력하는 최소한 1개의 래치회로를 가진다.
또, 본 발명에서는, 바람직하게는 상기 펄스발생회로는, 외부로부터의 동작제어신호에 따라 동작/정지상태가 제어되고, 상기 펄스발생회로는, 외부로부터의 모드제어신호에 따라, 상기 클록신호 또는 생성된 상기 펄스의 어느 하나를 상기 래치회로에 공급한다. 또한, 상기 펄스발생회로는, 외부로부터의 상태제어신호에 따라, 상기 펄스의 발생을 정지시킴으로써, 상기 래치회로의 새로운 신호입력을 저지하여, 상기 출력신호를 소정의 레벨로 유지한다.
또, 본 발명의 플립플롭회로는, 외부로부터 입력된 클록신호에 따라, 입력신호를 유지하고 출력하는 플립플롭회로로서, 상기 클록신호를 소정의 시간만큼 지연하여, 지연클록신호를 출력하는 지연회로와, 상기 클록신호와 상기 지연클록신호에 따라, 소정의 논리연산을 행하고, 상기 지연회로의 지연시간에 따른 폭을 가지는 펄스를 생성하는 논리회로와, 상기 논리회로에서 생성된 펄스의 입력타이밍으로 상기 입력신호를 유지하고, 유지한 신호를 출력하는 최소한 1개의 래치회로를 가진다.
또 본 발명에서는, 바람직하게는 상기 지연회로는, 홀수개, 예를 들면 3개의 인버터가 직렬접속하여 구성되고, 상기 논리회로는, 상기 클록신호와 상기 지연클록신호의 반전논리적(反轉論理積) 또는 논리적 또는 그 양쪽을 출력하는 논리회로에 의해 구성되어 있다.
또, 본 발명에서는, 바람직하게는 상기 래치회로는, 상기 펄스기간중에, 상기 입력신호를 내부의 기억노드에 입력하는 제1의 게이트와, 상기 펄스기간 이외의 때, 귀환루프(loop)를 형성하여, 상기 기억노드의 신호를 유지시키는 제2의 게이트와를 가지고, 또, 상기 래치회로의 입력단자에 접속되고, 상기 펄스기간의 시작에 있어서의 레벨변화에지에 있어서, 상기 입력신호를 받아들이고, 상기 펄스기간중, 받아들인 신호를 유지하는 다이나믹래치회로를 가진다.
또한, 본 발명은, 최소한 1개의 단위셀을 사용하여, 원하는 회로시스템을 구축하는 회로설계시스템으로서, 상기 단위셀은, 상기 클록신호에 따라, 소정의 폭을 가지는 펄스를 생성하는 펄스발생회로와, 상기 펄스발생회로에서 생성된 펄스의 입력타이밍으로 외부로부터의 입력신호를 유지하고, 유지한 신호를 출력하는 최소한 1개의 래치회로를 가진다.
본 발명에 의하면, 외부로부터 입력된 클록신호에 따라, 예를 들면, 클록신호의 상승에지에 맞추어, 펄스발생회로에 의해 소정의 폭을 가지는 펄스가 생성되고, 당해 펄스에 의해 소수의 래치회로가 구동된다. 각 래치회로에 의해, 상기 펄스의 입력타이밍에 동기하여 각각 외부로부터의 입력신호가 유지되고, 출력된다.
상기 펄스발생회로에 의해 구동되고 있는 래치회로의 수가, 상기 펄스발생회로의 부하능력 등을 고려하여, 생성된 펄스의 파형변형이 생기지 않는 정도로, 예를 들면, 8개 이하로 제한되어 있다. 또한, 상기 펄스발생회로는, 외부로부터의 동작제어신호, 예를 들면, 동작/정지상태가 제어되고, 또한, 모드제어신호에 따라, 생성된 펄스 또는 클록신호 그대로 각 래치회로에 공급되고, 각각 상이한 동작모드에 따라, 각각의 래치회로를 구동한다.
또한, 본 발명의 회로설계시스템에서는, 펄스발생회로와, 당해 펄스발생회로로부터의 펄스에 의해 구동되는 소수의 래치회로를 1개의 단위셀로서 회로설계에 사용한다.
본 발명의 펄스발생회로는 귀환회로나 여분의 버퍼를 포함하지 않는 구성이므로 사이즈가 작다. 그러므로 펄스발생회로와 소수의 래치회로를 1개의 단위셀로 하여 그만큼 사이즈가 커지지 않으므로, 셀베이스방식의 자동배치배선소프트웨어로 용이하게 이용할 수 있다.
또 펄스발생회로가 구동하는 래치의 수를 8개 이하로 제한함으로써 펄스파형의 변형과 그에 따른 오동작을 방지하고 있다.
또 본 발명의 펄스발생회로는 귀환회로나 여분의 버퍼를 포함하지 않는 구성이므로 지연이 적다.
또한, 펄스발생회로와 당해 펄스발생회로로부터의 펄스에 의해 구동되는 소수의 래치회로를 1개의 단위셀로 하고, 당해 펄스발생회로와 당해 래치회로 사이의 배치배선을 고정하고 있으므로, 셀베이스방식의 자동배치배선소프트웨어에서 본 발명의 단위셀을 사용하여 회로설계를 해도 세트업타임이나 홀드타임이 분산되지 않는다.
따라서 타이밍검증이 용이하므로 오동작의 발생을 회피할 수 있고, 회로를 용이하게 설계할 수 있다.
제1 실시형태
도 1은 본 발명에 관한 플립플롭회로의 제1의 실시형태를 나타낸 회로도이다.
도 1에 나타낸 바와 같이, 본 실시형태의 플립플롭회로는, 펄스발생회로(10)와 스루래치(20)와에 의해 구성되어 있다.
펄스발생회로(10)는, 입력한 클록신호 CK에 따라, 예를 들면, 클록신호 CK의 상승에지에 동기하여, 펄스 CKP 및 그 반전신호 XCKP를 출력한다. 펄스 CKP 및 그 반전신호 XCKP는, 좁은 펄스폭을 가지는 포지티브와 네거티브의 펄스이고, 스루래치(20)에 공급된다.
스루래치(20)는 플립플롭(래치) L1, L2, L3과 L4에 의해 구성되어 있다. 이들의 플립플롭은, 펄스발생회로(10)로부터의 펄스 CKP 및 그 반전신호인 네거티브의 펄스 XCKP에 따라, 입력단자 D에 입력된 신호를 래치하여, 출력단자 Q에 출력한다.
본 실시형태에 있어서는, 1개의 펄스발생회로(10)와 그것에 구동되는 소수, 예를 들면, 4개의 플립플롭회로로 이루어지는 스루래치(20)를 1개의 집단으로서 레이아웃하고, 셀베이스방식의 기본셀로서 등록하여, LSI설계에 이용한다. 기본셀로서 펄스발생회로와 래치의 형상, 배치를 결정하면, 셀내 부하가 확정된다. 그러므로, 외부의 부하용량 등에 의해 세트업이나 홀드시간의 영향을 거의 받지 않고, 안정되게 동작 가능한 회로를 설계할 수 있다.
도 2는, 펄스발생회로(10)의 일구성예를 나타내고 있다. 도시한 바와 같이, 본 예의 펄스발생회로는, 지연게이트 G1, G2, G3, NAND게이트 G4 및 인버터 G5에 의해 구성되어 있다.
지연게이트 G1, G2, G3은, 예를 들면, 인버터에 의해 구성되어, 입력신호에 대하여 소정의 지연시간을 부여하고, 또한 그 레벨을 반전하여 출력한다.
지연게이트 G1, G2. G3은, 도시한 바와 같이, 직렬로 접속되어 있고, 지연게이트 G1의 입력단자에 클록신호 CK가 입력되고, 지연게이트 G1의 출력신호 n1은 지연게이트 G2에 입력되고, 또한 지연게이트 G2의 출력신호 n2는, 지연게이트 G3에 입력된다.
NAND게이트 G4의 한쪽의 입력단자에 클록신호 CK가 입력되고, 다른 쪽의 입력단자는, 지연게이트 G3의 출력신호 n3이 입력된다.
NAND게이트 G4의 출력신호는, 인버터 G5를 통해, 펄스 CKP로서 출력된다. 그리고, NAND게이트 G4의 출력신호는, 펄스 CKP의 반전신호 XCKP로서 출력된다.
도 3은 NAND게이트 G4 의 일구성예를 나타내고 있다. 도시한 바와 같이, NAND게이트 G4는 pMOS트랜지스터 P1, P2와 nMOS트랜지스터 N1, N2의 4개의 트랜지스터에 의해 구성되어 있다.
pMOS트랜지스터 P1의 게이트는, 클록신호 CK의 입력단자에 접속되고, 소스는 전원전압 VDD의 공급선에 접속되고, 드레인은 노드 ND0에 접속되어 있다. pMOS트랜지스터 P2의 게이트는, 지연게이트 G3의 출력단자에 접속되고, 소스는 전원전압 VDD의 공급선에 접속되고, 드레인은 노드 ND0에 접속되어 있다. 즉, pMOS트랜지스터 P2의 게이트에, 지연게이트 G3의 출력신호 n3이 인가되어 있다.
nMOS트랜지스터 N1, N2는 노드 ND0과 접지전위 GND와의 사이에 직렬로 접속되어 있다. nMOS트랜지스터 N1의 드레인은, 노드 ND0에 접속되고, 소스는, nMOS트랜지스터 N2의 드레인에 접속되어 있다. nMOS트랜지스터 N2의 소스는, 접지되어 있다. nMOS트랜지스터 N1, N2의 게이트에는, 각각 클록신호 CK 및 지연게이트 G3의 출력신호 n3이 인가되어 있다.
도 3에 나타낸 바와 같이, 펄스발생회로(10)내의 NAND게이트 G4에 입력되는 클록신호 CK와 그 지연, 반전신호 n3은 도 5에 나타낸 바와 같이 신호의 에지의 시퀀스가 결정되어 있다. 신호 n3이 하이레벨상태에서 클록신호 CK가 상승했을 때, XCKP가 하이레벨로부터 로레벨로 변화하고, 다음에 신호 n3이 하이레벨로부터 로레벨로 변화했을 때, 네거티브의 펄스 XCKP가 상승한다.
따라서, 네거티브의 펄스 XCKP의 레벨변화시점에서는 ON으로 되지 않고, 값의 유지만을 행하는 NAND게이트 G4에 있는 pMOS트랜지스터 P2는 사이즈를 최소로 하고, 지연신호 n3 및 네거티브의 펄스 XCKP에 부가되는 트랜지스터 P2의 용량을 줄여 네거티브의 펄스 XCKP의 파형을 가파르게 한다.
또, 앞의 신호변화의 순서로부터, 클록신호 CK는 NAND게이트 G4를 구성하는 2개의 nMOS트랜지스터 N1, N2 중, 출력노드 NDO에 가까운 트랜지스터 N1의 게이트에 인가되어, 네거티브의 펄스 XCKP의 파형을 가파르게 한다.
펄스발생회로(10)에 의해 발생되는 펄스 CKP 및 네거티브의 펄스 XCKP의 폭 TD는, 지연게이트 G1, G2 및 G3의 지연시간의 합계에 의해 설정된다. 플립플롭 L1∼L4가 정상으로 동작하는 데에 필요충분한 XCKP, CKP의 펄스폭 TD가 얻어지도록, 지연게이트 G1, G2 및 G3을 구성하는 트랜지스터의 사이즈가 조정된다.
본 실시형태에 있어서, 지연게이트를 3단으로 설정하는 이유는, 1단에서는 클록신호 CK의 입력기울기, 즉 신호의 스루레이트에 의해 펄스폭이 영향을 받기 쉽고, 또 스루래치(20)가 입력신호 D를 받아들일 만한 충분한 펄스폭을 얻기 어렵기 때문이다.
또 2단이나 4단이라고 한 짝수단에서는 NAND게이트 G4에 입력되는 지연신호 n3에 상당하는 신호가 반전되어 펄스를 생성할 수 없다.
또 5단 이상의 홀수단에서는 펄스발생회로(10)의 셀면적이 필요 이상으로 증가하고, 또한 XCKP, CKP의 펄스폭이 너무 커져, 신호를 받아들이는 데에 필요한 홀드시간도 커져버리기 때문이다.
NAND게이트 G4로부터 펄스 CKP 및 네거티브의 펄스 XCKP를 스루래치(20)로 보낼 때는, 직접 또는 1단의 인버터, 또는 1단의 버퍼를 통해 보낸다.
왜냐 하면, 버퍼단수가 증가하면, 원래의 클록신호 CK로부터 생성된 펄스XCKP, CKP까지의 지연시간이 커져, 홀드시간이 증대하기 때문이다.
스루래치(20)를 구성하는 플립플롭 L1, L2, L3 및 L4는 동일구성을 가지고 있으며, 도 4는, 그 중의 1개, 예를 들면, 플립플롭 L1의 일구성예를 나타내고 있다.
플립플롭 L1은, 인버터 LG1, LG2, LG3, LG4 및 트랜스퍼게이트 TG1, TG2에 의해 구성되어 있다.
트랜스퍼게이트 TG1은, pMOS트랜지스터 LPI와 nMOS트랜지스터 LN1에 의해 구성되어 있다. pMOS트랜지스터 LP1의 소스와 nMOS트랜지스터 LN1의 드레인이 공통으로 접속되어, 트랜스퍼게이트의 입력단자를 구성하고, pMOS트랜지스터 LP1의 드레인과 nMOS트랜지스터 LN1의 소스가 공통으로 접속되어, 트랜스퍼게이트의 출력단자를 구성한다. nMOS트랜지스터 LN1의 게이트에 펄스 CKP가 인가되고, pMOS트랜지스터 LP1의 게이트에 네거티브의 펄스 XCKP가 인가된다.
트랜스퍼게이트 TG2는, pMOS트랜지스터 LP2와 nMOS트랜지스터 LN2에 의해 구성되어 있다. nMOS트랜지스터 LN2의 게이트에 네거티브의 펄스 XCKP가 인가되고, pMOS트랜지스터 LP2의 게이트에 펄스 CKP가 인가된다.
인버터 LG1의 입력단자는, 입력신호단자 D에 접속되고, 출력단자는 트랜스퍼게이트 TG1의 입력단자에 접속되고, 트랜스퍼게이트 TG1의 출력단자는 노드 ND1에 접속되어 있다. 인버터 LG2의 입력단자는, 노드 ND1에 접속되고, 인버터 LG2의 출력단자는, 플립플롭 L1의 출력단자 Q를 형성하고 있다.
인버터 LG3의 입력단자가 노드 ND1에 접속되고, 출력단자는, 인버터 LG4의 입력단자에 접속되고, 인버터 LG4의 출력단자는, 트랜스퍼게이트 TG2의 입력단자에 접속되고, 트랜스퍼게이트 TG2의 출력단자는, 노드 ND1에 접속되어 있다.
이와 같이 구성된 플립플롭 L1에 있어서, 펄스 CKP가 하이레벨, 그 반전신호 XCKP가 로레벨인 때, 트랜스퍼게이트 TG1이 도통상태, 트랜스퍼게이트 TG2가 비도통상태로 각각 유지되고 있다. 이 때, 입력신호단자 D에 인가되어 있는 신호가 인버터 LG1에 의해 반전되어, 트랜스퍼게이트 TG1을 통해 노드 ND1에 입력된다. 또한 노드 ND1의 신호가 인버터 LG2에 의해 반전되어, 출력단자 Q에 출력된다.
펄스 CKP가 로레벨, 그 반전신호 XCKP가 하이레벨인 때, 트랜스퍼게이트 TG1이 비도통상태, 트랜스퍼게이트 TG2가 도통상태로 각각 유지된다. 이 때, 신호입력단자 D와 노드 ND1이 분리된다. 노드 ND1의 신호는, 인버터 LG3, LG4와 트랜스퍼게이트 TG2에 의해 구성된 기억유지루프에 의해 유지된다.
이와 같이, 플립플롭 L1에 있어서는, 펄스 CKP가 하이레벨인 때, 입력단자 D의 신호가 내부노드 ND1에 받아들여지고, 펄스 CKP가 로레벨인 때, 노드 ND1의 신호가 유지된다. 즉, 펄스 CKP가 하이레벨로 유지되고 있는 기간은, 플립플롭 L1의 도입기간, 펄스 CKP가 로레벨로 유지되고 있는 기간은, 플릴플롭 L1의 홀드기간이다.
출력버퍼로서의 인버터 LG2는, 값을 유지하기 위한 인버터 LG3 및 LG4의 게이트와는 분리되어, 출력단자 QD에 접속된 외부부하용량의 변화에 의해 세트업이나 홀드시간이 영향을 받지 않도록 한다. 예를 들면, 도 4에 있어서 LG3을 삭제하고, LG4의 입력을 Q로 한 경우는 출력단자 Q에 접속되는 부하용량이 커지면, 고정된 XCKP, CKP의 펄스폭내에서 입력신호 D를 래치할 수 없게 되어 오동작할 가능성이 있기 때문이다.
펄스 CKP와 네거티브의 펄스 XCKP는 다소의 시간차가 있으므로, 인버터 LG1 및 트랜지스터 LN1, LP1로 이루어지는 트랜스퍼게이트 TG1과, 인버터 LG4 및 트랜지스터 LP2, LN2로 이루어지는 트랜스퍼게이트 TG2가 각각 상이한 값으로 노드 ND1을 동시에 구동하는 순간이 있다. 이 때 인버터 LG4 및 트랜지스터 LP2, LN2로 이루어지는 트랜스퍼게이트 TG2측의 드라이브능력이 강하면 데이터의 도입이 늦어져, 클록신호 CK로부터 출력신호 Q에의 지연시간이 증대해 버린다.
인버터 LG4 및 트랜지스터 LP2, LN2로 이루어지는 트랜스퍼게이트 TG2는 네거티브의 펄스 XCKP가 하이레벨인 때에 기억유지루프를 형성하여 노드 ND1 의 값을 유지할 수 있으면 충분하므로, 트랜지스터폭을 작게 하거나, 게이트길이를 길게 하거나 하여 드라이브능력을 LG1 및 트랜지스터 LN1, LP1로 이루어지는 트랜스퍼게이트 TG1에 대하여 작게 한다.
드라이브능력이 0인 경우, 즉 도 4에 있어서의 인버터 LG3, LG4 및 트랜스퍼게이트 TG2를 삭제한 경우는, 플립플롭 L1은 다이나믹형의 래치로 되고, 이 경우라도 클록주파수가 일정치 이상이면 동작하는 것은 물론이다. 또 LG4와 TG2를 1개의 클록드인버터(clocked inverter)로 치환해도 되는 것은 물론이다.
도 5는, 본 실시형태의 플립플롭회로의 동작을 나타낸 파형도이다. 다음에, 도 1∼도 5를 참조하면서, 본 실시형태의 동작에 대하여 설명한다.
시간 t1에 있어서, 클록신호 CK가 상승한다. 이에 따라, 도 2에 나타낸 펄스발생회로(10)에 의해, 클록신호 CK보다 지연되고, 또한 반전한 신호 n3이 생성되고, 클록신호 CK 및 그 지연, 반전신호 n3에 따라, 펄스폭 TD의 포지티브의 펄스 CKP 및 네거티브의 펄스 XCKP가 각각 발생된다. 펄스 CKP의 폭 TD는, 예를 들면, 400ps(피코초)이다.
그리고, 도 5에 나타낸 바와 같이, 클록신호 CK의 상승에지보다 앞서, 플립플롭 L1의 신호입력단자에 인가된 신호 D1이 확정되어, 예를 들면, 하이레벨로 유지된다.
그러므로, 펄스 CKP가 하이레벨의 기간중, 입력신호 D1이 플릴플롭 L1에 받아들여지고, 플립플롭 L1의 출력신호 Q1은, 도시한 바와 같이, 하이레벨로 유지된다.
신호의 도입으로부터 시간 TD를 경과하면, 펄스 CKP가 하강하여, 로레벨로 유지된다. 그러므로, 플립플롭 L1이 유지기간으로 들어가, 받아들여진 신호의 레벨이 유지된다. 플립플롭 L1에 의해, 다음 회의 펄스 CKP의 상승에지에서 새로운 입력신호 D1이 받아들여지므로, 전회의 도입신호가 유지된다.
이상에서는, 플립플롭 L1을 예로 그 구성 및 동작을 설명했지만, 플립플롭 L2, L3 및 L4는, 플립플롭 L1과 동일한 구성을 가지고 있으며, 포지티브의 펄스 CKP 및 네거티브의 펄스 XCKP에 따라, 플립플롭 L1과 대략 동일하게 동작한다.
도 1에 나타낸 바와 같이, 본 실시형태에 있어서, 펄스발생회로(10)와 4개의 플립플롭으로 이루어지는 스루래치(20)에 의해 구성된 부분회로를, 셀베이스방식의 기본셀로서 등록하여, LSI설계에 이용한다. 이 기본셀에 있어서의 펄스발생회로와 플립플롭의 형상, 배치를 결정하면, 기본셀내의 부하가 확정되고, 또, 외부의 부하용량 등에 의해 세트업시간이나 홀드시간의 영향을 거의 받지 않는 회로구성으로 되어, 기본셀 외의 부하가 컨트롤되기 어려운 셀베이스방식이라도 오동작하는 일 없이, 안심하고 이용할 수 있다.
그리고, 기본셀의 스루래치(20)를 구성하는 플립플롭의 수는, 기본셀의 레이아웃의 크기, 배선의 효율 및 펄스발생회로(10)의 부하능력에 따라 결정된다. 1셀내의 플립플롭의 수를 적게 하면, 1플립플롭당의 펄스발생회로(10)의 면적비율이 커져, 1비트당의 셀면적이 증가하고, 반대로 셀내의 플립플롭의 수가 너무 크면, 셀의 외형 및 핀수가 커져, 자동배선 CAD에서의 배선효율이 저하된다. 또, 플립플롭의 수가 많으면, 펄스 CKP 및 네거티브의 펄스 XCKP의 부하가 커지고, 이들의 펄스의 파형이 둔해져, 플립플롭에 있어서의 오동작의 확률이 커진다.
상기의 관점에서, 1셀내의 플립플롭의 수는, 8 이하로 한정하는 것이 유효하다.
이상 설명한 바와 같이, 본 실시형태에 의하면, 펄스발생회로(10)와 플립플롭 L1∼L4로 이루어지는 스루래치(20)를 셀베이스방식의 기본셀로서 등록하여, LSI설계에 이용한다. 펄스발생회로(10)는, 클록신호 CK에 동기하여 폭이 좁은 포지티브의 펄스 CKP 및 그 반전신호인 네거티브의 펄스 XCKP를 생성하여, 플립플롭 L1∼L4에 공급하고, 펄스 CKP가 하이레벨인 때, 각 플립플롭의 입력단자 D에 입력된 신호가 각각의 플립플롭 내부로 받아들여지고, 그리고 펄스 CKP가 로레벨인 동안에, 받아들여진 신호가 유지되어, 출력단자 Q에 출력된다. 1개의 기본셀내에 펄스발생회로와 그 부하로 되는 래치회로가 포함되어 있으므로 자동배치배선의 결과로 세트업이나 홀드타임이 변동되지 않고, 오동작의 발생을 회피할 수 있는 D플립플롭회로를 구성할 수 있다.
제2 실시형태
도 6은 본 발명에 관한 플립플롭회로의 제2의 실시형태를 나타낸 회로도이다.
도시한 바와 같이, 본 실시형태의 플립플롭회로는, 펄스발생회로(10a)와 스루래치(20)와에 의해 구성되어 있다.
펄스발생회로(10a)는, 입력한 클록신호 CK 및 이네이블신호 EN에 따라, 펄스CKP 및 그 반전신호 XCKP를 출력한다. 펄스 CKP 및 그 반전신호 XCKP는, 좁은 펄스폭을 가지는 포지티브와 네거티브의 펄스이고, 스루래치(20)에 공급된다.
스루래치(20)는, 전술한 제1의 실시형태의 스루래치(20)와 동일하게, 플립플롭 L1, L2, L3과 L4에 의해 구성되어 있다. 이들의 플립플롭은, 펄스발생회로(10a)로부터의 펄스 CKP 및 그 반전신호인 네거티브의 펄스 XCKP에 따라, 입력단자 D에 입력된 신호를 받아들이고, 받아들인 신호를 유지하여, 출력단자 Q에 출력한다.
본 실시형태에서는, 전술한 제1의 실시형태와 동일하게, 1개의 펄스발생회로(10a)에 대하여, 예를 들면, 4개의 플립플롭회로 L1∼L4로 이루어지는 스루래치(20)가 설치된다. 그리고, 펄스발생회로(10a)와 스루래치(20)를 1개의 집단으로서 레이아웃하고, 셀베이스방식의 기본셀로서 등록하여, LSI설계에 이용한다. 기본셀 형상, 배치를 결정하면, 셀내 부하가 확정된다. 그러므로, 외부의 부하용량 등에 의해 세트업이나 홀드시간의 영향을 거의 받지 않고, 안정되게 동작 가능한 회로를 설계할 수 있다.
도 7은, 펄스발생회로(10a)의 일구성예를 나타내고 있다. 도시한 바와 같이, 본 예의 펄스발생회로는, 지연게이트 G1, G3, NAND게이트 G2a, G4 및 인버터 G5에 의해 구성되어 있다.
지연게이트 G1, G3은, 예를 들면, 인버터에 의해 구성되어, 입력신호에 대하여 소정의 지연시간을 부여하여 출력한다.
NAND게이트 G2a는, 지연게이트 G1과 G3과의 사이에 접속되고, 그 한쪽의 입력단자는 지연게이트 G1의 출력단자에 접속되고, 다른 쪽의 입력단자는 이네이블신호 EN의 입력단자에 접속되어 있다. NAND게이트 G2a의 출력단자는, 지연게이트 G3의 입력단자에 접속되어 있다.
이네이블신호 EN이 하이레벨인 때, NAND게이트 G2a는, 지연게이트 G1의 출력신호 n1에 대하여, 소정의 지연시간을 부여하고, 또한 그것을 반전한 신호 n2a를 출력한다. 한편, 이네이블신호 EN이 로레벨인 때, NAND게이트 G2a의 출력신호 n2a는 하이레벨로 고정되고, 그러므로 지연게이트 G3의 출력신호 n3은 로레벨로 유지되고, 펄스 CKP가 로레벨, 네거티브의 펄스 XCKP가 하이레벨로 각각 유지된다
즉, 이네이블신호 EN에 의해, 펄스발생회로(10a)는 펄스 CKP 및 네거티브의 펄스 XCKP를 발생하는가 여부가 제어된다. 이네이블신호 EN이 하이레벨인 때, 클록신호 CK에 동기하여 펄스 CKP 및 네거티브의 펄스 XCKP가 생성되고, 이네이블신호 EN이 로레벨인 때, 펄스 CKP 및 네거티브의 펄스 XCKP가 각각 소정의 레벨로 유지된다. 그러므로, 다음의 설명에서는, 이네이블신호 EN이 하이레벨인 때, 동작상태라고 하고, 반대로 로레벨인 때, 비동작상태라고 한다.
지연게이트 G1, NAND게이트 G2a 및 지연게이트 G3은, 도시한 바와 같이, 직렬로 접속되어 있고, 지연게이트 G1의 입력단자에 클록신호 CK가 입력되고, 지연게이트 G1의 출력신호 n1은 NAND게이트 G2a의 한쪽의 입력단자에 입력되고, 또한 NAND G2a의 출력신호 n2a는, 지연게이트 G3에 입력된다.
NAND게이트 G4의 한쪽의 입력단자에 클록신호 CK가 입력되고, 다른 쪽의 입력단자는, 지연게이트 G3의 출력신호 n3이 입력된다.
NAND게이트 G4의 출력신호는, 인버터 G5를 통해, 펄스 CKP로서 출력된다. 그리고, NAND게이트 G4의 출력신호는, 펄스 CKP의 반전신호 XCKP로서 출력된다.
펄스발생회로(10a)에 의해 발생된 펄스 CKP 및 그 반전신호인 네거티브의 펄스 XCKP의 펄스폭 TD는, 지연게이트 G1, NAND게이트 G2a 및 지연게이트 G3의 지연시간의 합계에 의해 설정된다. 플립플롭 L1∼L4가 정상으로 동작하는 데에 필요충분한 XCKP, CKP의 펄스폭 TD가 얻어지도록,NAND게이트 G2, 지연게이트 G3을 구성하는 트랜지스터의 사이즈가 조정된다.
도 8은, 본 실시형태의 플립플롭회로의 동작을 나타낸 파형도이다. 다음에, 도 6∼도 8을 참조하면서, 본 실시형태의 동작에 대하여 설명한다.
본 실시형태의 펄스발생회로(10a)에 있어서, 이네이블신호 EN이 액티브의 상태로 유지되고 있을 때만, 클록신호 CK의 상승에지에 동기하여 펄스 CKP 및 네거티브의 펄스 XCKP가 생성되고, 이네이블신호 EN이 비동작상태로 유지되고 있을 때, 펄스의 생성이 정지된다.
도 8에 나타낸 바와 같이, 시간 t1에 있어서, 클록신호 CK가 상승한다, 그러나, 이 때 이네이블신호 EN이 비동작상태, 즉, 로레벨로 유지되고 있으므로, 펄스 CKP 및 그 반전신호인 네거티브의 펄스 XCKP가 생성되지 않는다. 이 경우, NAND게이트 G4의 출력신호, 즉, 네거티브의 펄스 XCKP는 하이레벨로 유지되고, 인버터 G5의 출력신호, 즉, 펄스 CKP는 로레벨로 유지된다.
이 상태에 있어서, 펄스 CKP 및 네거티브의 펄스 XCKP에 의해 구동되는 플립플롭회로 L1∼L4에 있어서, 그때까지의 도입신호가 유지된다.
시간 t2에 있어서, 클록신호 CK가 상승하고, 또한 이 때, 이네이블신호 EN이 동작상태인 하이레벨로 유지되고 있으므로, 펄스발생회로(10a)에 의해, 펄스 CKP 및 네거티브의 펄스 XCKP가 생성된다. 도시한 바와 같이, 클록신호 CK의 상승에지로부터 시간 TD만큼 늦어져, 지연게이트 G3의 출력신호 n3이 하강한다. 이에 따라, 펄스폭 TD의 포지티브의 펄스 CKP 및 네거티브의 펄스 XCKP가 각각 발생된다. 펄스 CKP의 폭 TD는, 예를 들면, 400ps(피코초)이다.
도시한 바와 같이, 펄스 CKP가 하이레벨인 때, 플립플롭 L1의 신호입력단자 D에 하이레벨의 신호가 입력되고 있으므로, 펄스 CKP의 상승에지와 동시에, 입력신호 D1이 플립플롭 L1에 받아들여지고, 플립플롭 L1의 출력신호 Q1은, 도시한 바와 같이, 하이레벨로 변화된다.
신호의 도입으로부터 시간 TD를 경과하면, 펄스 CKP가 하강하여, 로레벨로 유지된다. 그러므로, 플립플롭 L1이 유지기간으로 들어가, 받아들여진 신호의 레벨이 유지된다. 플립플롭 L1에 의해, 다음 회의 펄스 CKP의 상승에지에서 새로운 입력신호 D1이 받아들여지므로, 전회의 도입신호가 유지된다.
그리고, 스루래치(20)를 구성하는 다른 플립플롭 L2∼L4는, 플립플롭 L1과 동일구성을 가지고 있으며, 펄스 CKP 및 네거티브의 펄스 XCKP에 의해 구동되고, 전술한 플립플롭 L1과 대략 동일하게 동작하는 것은 물론이다.
이상 설명한 바와 같이, 본 실시형태에 의하면, 펄스발생회로(10a)와 플립플롭 L1∼L4로 이루어지는 스루래치(20)를, 셀베이스방식의 기본셀로서 등록하여, LSI설계에 이용한다. 펄스발생회로(10a)는, 이네이블신호 EN이 액티브한 경우만, 클록신호 CK에 동기하여 폭이 좁은 포지티브의 펄스 CKP 및 그 반전신호인 네거티브의 펄스 XCKP를 생성하여, 플립플롭 L1∼L4에 공급하고, 펄스 CKP가 하이레벨인 때, 각 플립플롭의 입력단자 D에 입력된 신호가 각각의 플립플롭 내부로 받아 들여지고, 그리고 펄스 CKP가 로레벨인 동안에, 받아들여진 신호가 유지되어, 출력단자 Q에 출력된다. 1개의 기본셀내에 펄스발생회로와 그 부하로 되는 래치회로가 포함되어 있으므로 자동배치배선의 결과로 세트업이나 홀드타임이 변동되지 않고, 오동작의 발생을 회피할 수 있는 D플립플롭회로를 구성할 수 있다.
제3 실시형태
도 9는 본 발명에 관한 플립플롭회로의 제3의 실시형태를 나타낸 회로도이다.
도시한 바와 같이, 본 실시형태의 플립플롭회로는, 펄스발생회로(10b)와 스루래치(20)와에 의해 구성되어 있다.
펄스발생회로(10b)는, 입력된 클록신호 CK 및 이네이블신호 XEN에 따라, 펄스 CKP 및 그 반전펄스 XCKP를 출력한다. 펄스 CKP 및 그 반전신호 XCKP는, 좁은 펄스폭을 가지는 포지티브와 네거티브의 펄스이고, 스루래치(20)에 공급된다.
그리고, 본 실시형태의 이네이블신호 XEN은, 도 6에 나타낸 제2의 실시형태의 이네이블신호 EN과는 반대로, 로레벨인 동안에 펄스발생회로(10b)가 동작상태로 설정되어, 펄스 CKP 및 그 반전신호 XCKP가 생성되고, 하이레벨인 동안에 펄스발생회로가 비동작상태로 설정되어, 펄스 CKP 및 XCKP가 각각 소정의 레벨로 유지된다.
스루래치(20)는, 전술한 제1 및 제2의 실시형태의 스루래치와 동일하게, 플립플롭 L1, L2, L3과 L4에 의해 구성되어 있다. 이들의 플립플롭은, 펄스발생회로(10b)로부터의 펄스 CKP 및 그 반전신호인 네거티브의 펄스 XCKP에 따라, 입력단자 D에 입력된 신호를 받아들이고, 받아들인 신호를 유지하여, 출력단자 Q에 출력한다.
본 실시형태에서는, 전술한 제1의 실시형태와 동일하게, 1개의 펄스발생회로(10b)에 대하여, 예를 들면, 4개의 플립플롭회로 L1∼L4로 이루어지는 스루래치(20)가 설치되어 있다. 그리고, 펄스발생회로(10b)와 스루래치(20)를 1개의 집단으로서 레이아웃하고, 셀베이스방식의 기본셀로서 등록하여, LSI설계에 이용한다. 기본셀의 형상, 배치를 결정하면, 셀내 부하가 확정된다. 그러므로, 외부의 부하용량 등에 의해 세트업이나 홀드시간의 영향을 거의 받지 않고, 안정되게 동작 가능한 회로를 설계할 수 있다.
도 10은, 펄스발생회로(10b)의 일구성예를 나타내고 있다. 도시한 바와 같이, 본 예의 펄스발생회로는, NOR게이트 G1a, 지연게이트 G2, G3, NAND게이트 G4 및 인버터 G5에 의해 구성되어 있다.
NOR게이트 G1a의 한쪽의 입력단자에, 클록신호 CK가 입력되고, 다른 쪽의 입력단자에 이네이블신호 XEN이 입력된다. NOR게이트 G1a의 출력단자가 지연게이트 G2의 입력단자에 접속되어 있다. 지연게이트 G2와 G3은, 예를 들면, 인버터에 의해 구성되어, 입력신호에 대하여 소정의 지연시간을 부여하고, 또한 그 레벨을 반전하여 출력한다.
지연게이트 G2와 G3은, NOR게이트 G1a의 출력단자와 NAND게이트 G4의 한쪽의 입력단자 사이에 직렬로 접속되어 있다. 즉, 지연게이트 G2의 출력단자는 지연게이트 G3의 입력단자에 접속되고, 지연게이트 G3의 출력단자는, NAND게이트 G4의 한쪽의 입력단자에 접속되어 있다. NAND게이트 G4의 다른 쪽의 입력단자는, 클록신호 CK의 입력단자에 접속되어 있다.
이네이블신호 XEN이 로레벨인 때, NOR게이트 G1a는, 클록신호 CK에 대하여, 소정을 지연시간을 부여하고, 도한 그것을 반전한 신호 n1a를 출력한다. 한편, 이네이블신호 XEN이 하이레벨인 때, NOR게이트 G1a 출력신호 n1a는 로레벨로 고정되고, 그러므로 지연게이트 G3의 출력신호 n3은 로레벨로 유지되고, 펄스 CKP가 로레벨, 네거티브의 펄스 XCKP가 하이레벨로 각각 유지된다.
즉, 이네이블신호 XEN에 의해, 펄스발생회로(10b)는 펄스 CKP 및 네거티브의 펄스 XCKP를 발생하는가 여부가 제어된다. 이네이블신호 XEN이 로레벨인 때, 클록신호 CK에 동기하여 펄스 CKP 및 네거티브의 펄스 XCKP가 생성되고, 이네이블신호 XEN이 하이레벨인 때, 펄스 CKP 및 네거티브의 펄스 XCKP가 각각 소정의 레벨로 유지된다.
NAND게이트 G4의 출력신호는, 인버터 G5를 통해, 펄스 CKP로서 출력된다. 그리고, NAND게이트 G4의 출력신호는, 펄스 CKP의 반전신호 XCKP로서 출력된다.
펄스발생회로(10b)에 의해 발생된 펄스 CKP 및 그 반전신호인 네거티브의 펄스 XCKP의 펄스폭 TD는, NOR게이트 G1a, 지연게이트 G2 및 G3의 지연시간의 합계에 의해 설정된다. 플립플롭 L1∼L4가 정상으로 동작하는 데에 필요충분한 XCKP, CKP의 펄스폭 TD가 얻어지도록, NOR게이트 G1a와 지연게이트 G2, G3을 구성하는 트랜지스터의 사이즈가 조정된다.
이상 설명한 바와 같이, 본 실시형태에 의하면, 펄스발생회로(10b)와 플립플롭 L1∼L4로 이루어지는 스루래치(20)를 셀베이스방식의 기본셀로서 등록하여, LSI설계에 이용한다. 펄스발생회로(10b)는, 이네이블신호 XEN이 로레벨로 유지되고 있을 때, 클록신호 CK에 동기하여 폭이 좁은 포지티브의 펄스 CKP 및 그 반전신호인 네거티브의 펄스 XCKP를 생성하여, 플립플롭 L1∼L4에 공급하고, 펄스 CKP가 하이레벨인 때, 각 플립플롭의 입력단자 D에 입력된 신호가 각각의 플립플롭 내부로 받아들여지고, 그리고, 펄스 CKP가 로레벨인 동안에, 받아들여진 신호가 유지되어, 출력단자에 출력된다. 1개의 기본셀내에 펄스발생회로와 그 부하로 되는 래치회로가 포함되어 있으므로, 자동배치배선의 결과로 세트업이나 홀드타임이 변동되지 않고, 오동작의 발생을 회피할 수 있는 D플립플롭회로를 구성할 수 있다.
제4 실시형태
도 11은 본 발명에 관한 플립플롭회로의 제4의 실시형태를 나타낸 회로도이다.
도시한 바와 같이, 본 실시형태의 플립플롭회로는, 펄스발생회로(10a)와 스루래치(20a)와에 의해 구성되어 있다.
펄스발생회로(10a)는, 입력된 클록신호 CK 및 비동기클리어신호 XCL에 따라, 펄스 CKP 및 그 반전펄스 XCKP를 출력한다. 펄스 CKP 및 그 반전신호 XCKP는, 좁은 펄스폭을 가지는 포지티브와 네거티브의 펄스이고, 스루래치(20a)에 공급된다.
그리고, 본 실시형태에 있어서의 펄스발생회로(10a)는, 도 6 및 도 7에 나타낸 제2의 실시형태의 펄스발생회로(10a)와 동일구성을 가지고 있으며, 다만, 본 실시형태의 펄스발행회로(10a)의 이네이블신호 EN단자에 비동기클리어신호 XCL이 입력된다. 그러므로, 비동기클리어신호 XCL이 하이레벨인 때, 펄스발생회로(10a)가 동작상태로 설정되어, 펄스 CKP 및 그 반전신호 XCKP가 생성된다. 반대로 비동기클리어신호 XCL이 로레벨인 때, 펄스발생회로(10a)가 비동작상태로 설정되어, 펄스 CKP 및 네거티브의 펄스 XCKP가 생성되지 않는다.
스루래치(20a)는, 플립플롭 L1a, L2a, L3a과 L4a에 의해 구성되어 있다. 이들의 플립플롭은, 펄스발생회로(10a)로부터의 펄스 CKP 및 그 반전신호인 네거티브의 펄스 XCKP에 따라, 입력단자 D에 입력된 신호를 받아들이고, 받아들인 신호를 유지하여, 출력단자 Q에 출력한다. 다만, 본 실시형태의 플립플롭 L1a, L2a, L3a과 L4a에는, 각각 펄스 CKP 및 네거티브의 펄스 XCKP 외에, 비동기클리어신호 XCL이 입력되고, 플립플롭 L1a, L2a, L3a과 L4a는, 비동기클리어신호 XCL에 따라 동작상태가 제어된다.
본 실시형태에서는, 1개의 펄스발생회로(10a)에 대하여, 예를 들면, 4개의 플립플롭회로 L1a∼L4a로 이루어지는 스루래치(20a)가 설치되어 있다. 그리고, 펄스발생회로(10a)와 스루래치(20a)를 1개의 집단으로서 레이아웃하고, 셀베이스방식의 기본셀로서 등록하여, LSI설계에 이용한다. 기본셀의 형상, 배치를 결정하면, 셀내 부하가 확정된다. 그러므로, 외부의 부하용량 등에 의해 세트업이나 홀드시간의 영향을 거의 받지 않고, 안정되게 동작 가능한 회로를 설계할 수 있다.
도 12는, 플립플롭의 일예인 L1a-1의 구성을 나타낸 회로도이다.
도시한 바와 같이, 플립플롭 L1a-1은, 인버터 LG1, LG2, LG3, NAND게이트 LG4a 및 트랜스퍼게이트 TG1, TG2에 의해 구성되어 있다.
그리고, 본 예의 플립플롭 L1a-1은, 도 4에 나타낸 본 발명의 제1의 실시형태의 플립플롭 L1과 비교하면, 기억유지루프를 구성하는 인버터 LG4의 대신에, NAND게이트 LG4a가 사용된 것 이외는 동일하다. 다음에, 제1의 실시형태의 플립플롭 L1과의 상이한 점을 중심으로, 본 예의 플립플롭 L1a-1의 구성 및 동작에 대하여 설명한다.
NAND게이트 LG4a의 한쪽의 입력단자는, 인버터 LG3의 출력단자에 접속되고, 다른 쪽의 입력단자는, 비동기클리어신호 XCL의 입력단자에 접속되어 있다. NAND게이트 LG4a의 출력단자는, 트랜스퍼게이트 TG2의 입력단자에 접속되어 있다.
비동기클리어신호 XCL이 로레벨인 때, NAND게이트 LG4a의 출력단자가 하이레벨로 유지된다. 또 비동기클리어신호 XCL은 펄스발생회로(10a)의 이네이블신호 EN단자에도 입력되어 있으므로, CKP가 로레벨, XCKP가 하이레벨로 되고, 트랜스퍼게이트 TG2가 도통상태로 되어, 노드 ND1이 하이레벨로 유지되고, 플립플롭 L1a-1의 출력단자 Q는, 로레벨로 클리어된다.
도 13에는, 본 실시형태에 있어서의 플립플롭의 또 1개의 예인 L1a-2의 구성을 나타낸 회로도이다.
도시한 바와 같이, 플립플롭 L1a-2는, 인버터 LG1, LG2, LG3, LG4, pMOS트랜지스터 LP3 및 트랜스퍼게이트 TG1, TG2에 의해 구성되어 있다.
그리고, 본 예의 플릴플롭 L1a-2는, 도 4에 나타낸 본 발명의 제1의 실시형태의 플립플롭 L1과 비교하면, 기억유지루프를 구성하는 인버터 LG4의 출력단자에 pMOS트랜지스터 LP3이 접속된 것 이외는 동일하다. 다음에, pMOS트랜지스터 LP3의 접속 및 동작에 대하여 설명한다.
pMOS트랜지스터 LP3의 소스는 전원전압 VDD에 접속되고, 드레인은, 인버터 LG4의 출력단자에 접속되고, 게이트는 비동기클리어신호 XCL의 입력단자에 접속되어 있다.
그리고, pMOS트랜지스터 LP3의 구동능력은, 인버터 LG4의 네거티브측의 구동트랜지스터, 즉 인버터 LG4를 구성하는 nMOS트랜지스터의 구동능력보다 크게 설정되어 있다.
비동기클리어신호 XCL이 하이레벨인 때, pMOS트랜지스터 LP3이 오프상태에 있으므로, 인버터 LG3, LG4 및 트랜스퍼게이트 TG2가 구성된 기억유지루프는, 제1의 실시형태의 플립플롭 L1의 기억유지루프와 동일하게 동작하여, 노드 ND1의 신호레벨을 유지한다.
한편, 비동기클리어신호 XCL이 로레벨인 때, pMOS트랜지스터 LP3이 온 상태로 되고, 인버터 LG4의 출력단자가 하이레벨, 예를 들면, 전원전압 VDD또는 그에 가까운 레벨로 유지된다. 그러므로, 펄스 CKP가 로레벨, 네거티브의 펄스 XCKP가 하이레벨인 때, 트랜스퍼게이트 TG2가 도통상태로 되어, 노드 ND1이 하이레벨로 유지되고, 플립플롭 L1A-2의 출력단자 Q는, 로레벨로 클리어된다.
전술한 바와 같이, 도 12 및 도 13에 나타낸 본 실시형태의 플립플롭 L1a-1, L1a-2의 어느 것에 있어서도, 비동기클리어신호 XCL이 로레벨인 때, 플립플롭의 출력단자 Q는, 로레벨로 클리어된다. 즉, 비동기클리어신호 XCL이 로레벨인 때, 클록신호 CK에 관계없이 비동기적으로 각 플립플롭 L1a∼L4a가 클리어된다.
이상 설명한 바와 같이, 본 실시형태에 의하면, 펄스발생회로(10a)와 플립플롭 L1a∼L4a로 이루어지는 스루래치(20a)를 셀베이스방식의 기본셀로서 등록하여, LSI설계에 이용한다. 펄스발생회로(10a)는, 비동기클리어신호 XCL이 하이레벨로 유지되고 있을 때, 클록신호 CK에 동기하여 폭이 좁은 포지티브의 펄스 CKP 및 그 반전신호인 네거티브의 펄스 XCKP를 생성하여, 플립플롭 L1a∼L4a에 공급하고, 펄스 CKP가 하이레벨인 때, 각 플립플롭의 입력단자 D에 입력된 신호가 각각의 플립플롭 내부로 받아들여진다. 비동기클리어신호 XCL이 로레벨인 경우는, 출력단자 Q는 로레벨로 클리어된다. 1개의 기본셀내에 펄스발생회로와 그 부하로 되는 래치회로가 포함되어 있으므로, 자동배치배선으로 세트업이나 홀드타임이 변동되지 않고, 오동작의 발생을 회피할 수 있는 D플립플롭회로를 구성할 수 있다.
제5 실시형태
도 14는 본 발명에 관한 플립플롭회로의 제5의 실시형태를 나타낸 회로도이다.
도시한 바와 같이, 본 실시형태의 플립플롭회로는, 펄스발생회로(10a)와 스루래치(20b)와에 의해 구성되어 있다.
펄스발생회로(10a)는, 입력된 클록신호 CK 및 비동기프리세트신호 XPR에 따라, 펄스 CKP 및 그 반전펄스 XCKP를 출력한다. 펄스 CKP 및 그 반전펄스 XCKP는, 좁은 펄스폭을 가지는 포지티브와 네거티브의 펄스이고, 스루래치(20b)에 공급된다.
그리고, 본 실시형태에 있어서의 펄스발생회로(10a)는, 도 6 및 도 7에 나타낸 제2의 실시형태의 펄스발생회로(10a)와 동일구성을 가지고 있으며, 다만, 본 실시형태의 펄스발행회로(10a)의 이네이블신호 EN단자에 비동기프리세트신호 XPR이 입력된다. 그러므로, 비동기프리세트신호 XPR이 하이레벨인 때, 펄스발생회로(10a)가 동작상태로 설정되어, 펄스 CKP 및 네거티브의 펄스 XCKP가 생성된다. 반대로 비동기프리세트신호 XPR이 로레벨인 때, 펄스발생회로(10a)가 비동작상태로 설정되어, 펄스 CKP 및 네거티브의 펄스 XCKP가 생성되지 않는다.
스루래치(20b)는, 플립플롭 L1b, L2b, L3b과 L4b에 의해 구성되어 있다. 이들의 플립플롭은, 펄스발생회로(10a)로부터의 펄스 CKP 및 그 반전신호인 네거티브의 펄스 XCKP에 따라, 입력단자 D에 입력된 신호를 받아들이고, 받아들인 신호를 유지하여, 출력단자 Q에 출력한다. 다만, 본 실시형태의 플립플롭 L1b, L2b, L3b과 L4b에는, 각각 펄스 CKP 및 네거티브의 펄스 XCKP 외에, 비동기프리세트신호 XPR이 입력되고, 플립플롭 L1b, L2b, L3b과 L4b는, 비동기프리세트신호 XPR에 따라 동작상태가 제어된다.
본 실시형태에서는, 1개의 펄스발생회로(10a)에 대하여, 예를 들면, 4개의 플립플롭회로 L1b∼L4b로 이루어지는 스루래치(20b)가 설치되어 있다. 그리고, 펄스발생회로(10a)와 스루래치(20b)를 1개의 집단으로서 레이아웃하고, 셀베이스방식의 기본셀로서 등록하여, LSI설계에 이용한다.
도 15는, 플립플롭의 일예인 L1b-1의 구성을 나타낸 회로도이다.
도시한 바와 같이, 플립플롭 L1b-1은, 인버터 LG1, LG2, LG4, NAND게이트 LG3a 및 트랜스퍼게이트 TG1, TG2에 의해 구성되어 있다.
그리고, 본 예의 플릴플롭 L1b-1은, 도 4에 나타낸 본 발명의 제1의 실시형태의 플립플롭 L1과 비교하면, 기억유지루프를 구성하는 인버터 LG3의 대신에, NAND게이트 LG3a가 사용된 것 이외는 동일하다. 다음에, 제1의 실시형태의 플립플롭 L1과의 상이한 점을 중심으로, 본 예의 플립플롭 L1b-1의 구성 및 동작에 대하여 설명한다.
NAND게이트 LG3a의 한쪽의 입력단자는, 노드 ND1에 접속되고, 다른 쪽의 입력단자는, 비동기프리세트신호 XPR의 입력단자에 접속되어 있다. NAND게이트 LG3a의 출력단자는, 인버터 LG4의 입력단자에 접속되고, 또한 인버터 LG4의 출력단자는 트랜스퍼게이트 TG2의 입력단자에 접속되고, 트랜스퍼게이트 TG2의 출력단자는 노드 ND1에 접속되어 있다.
비동기프리세트신호 XPR이 로레벨인 때, NAND게이트 LG3a의 출력단자가 하이레벨로 유지된다. 또 비동기프리세트신호 XPR은 펄스발생회로의 EN단자에도 입력되어 있으므로, CKP가 로레벨, XCKP가 하이레벨로 되고, 트랜스퍼게이트 TG2가 도통상태로 되어, 노드 ND1이 하이레벨로 유지되고, 플립플롭 L1b-1의 출력단자 Q는, 하이레벨로 프리세트된다.
도 16에는, 본 실시형태에 있어서의 플립플롭의 또 1개의 예인 L1b-2의 구성을 나타낸 회로도이다.
도시한 바와 같이, 플립플롭 L1b-2는, 인버터 LG1, LG2, LG3, LG4, pMOS트랜지스터 LP4 및 트랜스퍼게이트 TG1, TG2에 의해 구성되어 있다.
그리고, 본 예의 플릴플롭 L1b-2는, 도 4에 나타낸 본 발명의 제1의 실시형태의 플립플롭 L1과 비교하면, 기억유지루프를 구성하는 인버터 LG3의 출력단자에 pMOS트랜지스터 LP4가 접속된 것 이외는 동일하다. 다음에, pMOS트랜지스터 LP4의 접속 및 동작에 대하여 설명한다.
pMOS트랜지스터 LP4의 소스는 전원전압 VDD에 접속되고, 드레인은, 인버터 LG3의 출력단자에 접속되고, 게이트는 비동기프리세트신호 XPR의 입력단자에 접속되어 있다.
그리고, pMOS트랜지스터 LP4의 구동능력은, 인버터 LG3의 네거티브측의 구동트랜지스터, 즉 인버터 LG3을 구성하는 nMOS트랜지스터의 구동능력보다 크게 설정되어 있다.
비동기프리세트신호 XPR이 로레벨인 때, pMOS트랜지스터 LP4이 온상태로 되고, 인버터 LG3의 출력단자가 하이레벨, 예를 들면, 전원전압 VDD또는 그것에 가까운 레벨로 유지된다. 그러므로, 노드 ND1이 로레벨로 유지되고, 플립플롭 L1b-2의 출력단자 Q는, 하이레벨로 프리세트된다.
전술한 바와 같이, 도 15 및 도 16에 나타낸 본 실시형태의 플립플롭 L1b-1, L1b-2의 어느 것에 있어서도, 비동기프리세트신호 XPR이 로레벨인 때, 플립플롭의 출력단자 Q는, 하이레벨로 프리세트된다.
이상 설명한 바와 같이, 본 실시형태에 의하면, 펄스발생회로(10a)와 플립플롭 L1b∼L4b로 이루어지는 스루래치(20b)를 셀베이스방식의 기본셀로서 등록하여, LSI설계에 이용한다. 펄스발생회로(10a)는, 비동기프리세트신호 XPR이 하이레벨로 유지되고 있을 때, 클록신호 CK에 동기하여 폭이 좁은 포지티브의 펄스 CKP 및 그 반전신호인 네거티브의 펄스 XCKP를 생성하여, 플립플롭 L1b∼L4b에 공급하고, 펄스 CKP가 하이레벨인 때, 각 플립플롭의 입력단자 D에 입력된 신호가 각각의 플립플롭 내부로 받아들여진다. 비동기프리세트신호 XPR이 로레벨인 경우는, 출력단자 Q가 하이레벨로 프리세트된다. 1개의 기본셀내에 펄스발생회로와 그 부하로 되는 래치회로가 포함되어 있으므로, 자동배치배선으로 세트업이나 홀드타임이 변동되지 않고, 오동작의 발생을 회피할 수 있는 D플립플롭회로를 구성할 수 있다.
제6 실시형태
도 17은 본 발명에 관한 플립플롭회로의 제6의 실시형태를 나타낸 회로도이다.
도시한 바와 같이, 본 실시형태의 플립플롭회로는, 펄스발생회로(10b)와 스루래치(20c)와에 의해 구성되어 있다.
펄스발생회로(10b)는, 입력된 클록신호 CK 및 비동기클리어신호 CL에 따라, 펄스 CKP 및 그 반전펄스 XCKP를 출력한다. 펄스 CKP 및 그 반전신호 XCKP는, 좁은 펄스폭을 가지는 포지티브와 네거티브의 펄스이고, 스루래치(20c)에 공급된다.
그리고, 본 실시형태에 있어서의 펄스발생회로(10b)는, 도 9 및 도 10에 나타낸 제3의 실시형태의 펄스발생회로(10b)와 동일구성을 가지고 있으며, 다만, 본 실시형태의 펄스발생회로(10b)의 이네이블신호 XEN단자에 비동기클리어신호 CL이 입력된다. 그러므로, 비동기클리어신호 CL이 로레벨인 때, 펄스발생회로(10b)가 동작상태로 설정되어, 펄스 CKP 및 네거티브의 펄스 XCKP가 생성된다. 반대로 비동기클리어신호 CL이 하이레벨인 때, 펄스발생회로(10b)가 비동작상태로 설정되어, 펄스 CKP 및 네거티브의 펄스 XCKP가 생성되지 않는다.
스루래치(20c)는, 플립플롭 L1c, L2c, L3c와 L4c에 의해 구성되어 있다. 이들의 플립플롭은, 펄스발생회로(10b)로부터의 펄스 CKP 및 그 반전신호인 네거티브의 펄스 XCKP에 따라, 입력단자 D에 입력된 신호를 받아들이고, 받아들인 신호를 유지하여, 출력단자 Q에 출력한다. 다만, 본 실시형태의 플립플롭 L1c, L2c, L3c와 L4c에는, 각각 펄스 CKP 및 네거티브의 펄스 XCKP 외에, 비동기클리어신호 CL이 입력되고, 플립플롭 L1c, L2c, L3c와 L4c는, 비동기클리어신호 CL에 따라 동작상태가 제어된다.
본 실시형태에서는, 1개의 펄스발생회로(10b)에 대하여, 예를 들면, 4개의 플립플롭회로 L1c∼L4c로 이루어지는 스루래치(20c)가 설치되어 있다. 그리고, 펄스발생회로(10b)와 스루래치(20c)를 1개의 집단으로서 레이아웃하고, 셀베이스방식의 기본셀로서 등록하여, LSI설계에 이용한다.
도 18은, 플립플롭의 일예인 L1c-1의 구성을 나타낸 회로도이다.
도시한 바와 같이, 플립플롭 L1c-1은, 인버터 LG1, LG2, LG4, NOR게이트 LG3b 및 트랜스퍼게이트 TG1, TG2에 의해 구성되어 있다.
그리고, 본 예의 플릴플롭 L1c-1은, 도 4에 나타낸 본 발명의 제1의 실시형태의 플립플롭 L1과 비교하면, 기억유지루프를 구성하는 인버터 LG3의 대신에, NOR게이트 LG3b가 사용된 것 이외는 동일하다. 다음에, 제1의 실시형태의 플립플롭 L1과의 상이한 점을 중심으로, 본 예의 플립플롭 L1c-1의 구성 및 동작에 대하여 설명한다.
NOR게이트 LG3b의 한쪽의 입력단자는, 노드 ND1에 접속되고, 다른 쪽의 입력단자는, 비동기클리어신호 CL의 입력단자에 접속되어 있다. NOR게이트 LG3b의 출력단자는, 인버터 LG4의 입력단자에 접속되고, 또한 인버터 LG4의 출력단자는 트랜스퍼게이트 TG2의 입력단자에 접속되고, 트랜스퍼게이트 TG2의 출력단자는 노드 ND1에 접속되어 있다.
비동기클리어신호 CL이 하이레벨인 때, NOR게이트 LG3b의 출력단자가 로레벨로 유지된다. 그러므로, 노드 ND1이 하이레벨로 유지되고, 플립플롭 L1c-1의 출력단자 Q는, 로레벨로 클리어된다.
도 19에는, 본 실시형태에 있어서의 플립플롭의 또 1개의 예인 L1c-2의 구성을 나타낸 회로도이다.
도시한 바와 같이, 플립플롭 L1c-2는, 인버터 LG1, LG2, LG3, LG4, pMOS트랜지스터 LP4 및 트랜스퍼게이트 TG1, TG2에 의해 구성되어 있다.
그리고, 본 예의 플릴플롭 L1c-2는, 도 4에 나타낸 본 발명의 제1의 실시형태의 플립플롭 L1과 비교하면, 기억유지루프를 구성하는 인버터 LG3의 출력단자에 nMOS트랜지스터 LN3이 접속된 것 이외는 동일하다. 다음에, nMOS트랜지스터 LN3의 접속 및 동작에 대하여 설명한다.
nMOS트랜지스터 LN3의 소스는 접지전위 GND에 접속되고, 드레인은, 인버터 LG3의 출력단자에 접속되고, 게이트는 비동기클리어신호 CL의 입력단자에 접속되어 있다.
그리고, nMOS트랜지스터 LN3의 구동능력은, 인버터 LG3의 포지티브측의 구동트랜지스터, 즉 인버터 LG3을 구성하는 pMOS트랜지스터의 구동능력보다 크게 설정되어 있다.
비동기클리어신호 CL이 하이레벨인 때, nMOS트랜지스터 LN3이 온상태로 되고, 인버터 LG3의 출력단자가 로레벨, 예를 들면, 접지전위 GND 또는 그것에 가까운 레벨로 유지된다. 그러므로, 노드 ND1이 하이레벨로 유지되고, 플립플롭 L1c-2의 출력단자 Q는, 로레벨로 클리어된다.
전술한 바와 같이, 도 18 및 도 19에 나타낸 본 실시형태의 플립플롭 L1c-1, L1c-2의 어느 것에 있어서도, 비동기클리어신호 CL이 하이레벨인 때, 플립플롭의 출력단자 Q는, 로레벨로 클리어된다. 즉, 비동기클리어신호 CL이 하이레벨인 때, 클록신호 CK에 관계없이 각 플립플롭 L1c∼L4c가 비동기클리어된다.
이상 설명한 바와 같이, 본 실시형태에 의하면, 펄스발생회로(10b)와 플립플롭 L1c∼L4c로 이루어지는 스루래치(20c)를 셀베이스방식의 기본셀로서 등록하여, LSI설계에 이용한다. 펄스발생회로(10b)는, 비동기클리어신호 CL이 로레벨로 유지되고 있을 때, 클록신호 CK에 동기하여 폭이 좁은 포지티브의 펄스 CKP 및 그 반전신호인 네거티브의 펄스 XCKP를 생성하여, 플립플롭 L1c∼L4c에 공급하고, 펄스 CKP가 하이레벨인 때, 각 플립플롭의 입력단자 D에 입력된 신호가 각각의 플립플롭 내부로 받아들여진다. 비동기클리어신호 CL이 하이레벨인 경우, 출력단자 Q는 로레벨로 클리어된다. 1개의 기본셀내에 펄스발생회로와 그 부하로 되는 래치회로가 포함되어 있으므로, 자동배치배선으로 세트업이나 홀드타임이 변동되지 않고, 오동작의 발생을 회피할 수 있는 D플립플롭회로를 구성할 수 있다.
제7 실시형태
도 20은 본 발명에 관한 플립플롭회로의 제7의 실시형태를 나타낸 회로도이다.
도시한 바와 같이, 본 실시형태의 플립플롭회로는, 펄스발생회로(10b)와 스루래치(20d)와에 의해 구성되어 있다.
펄스발생회로(10b)는, 입력된 클록신호 CK 및 비동기프리세트신호 PR에 따라, 펄스 CKP 및 그 반전펄스 XCKP를 출력한다. 펄스 CKP 및 그 반전신호 XCKP는, 좁은 펄스폭을 가지는 포지티브와 네거티브의 펄스이고, 스루래치(20c)에 공급된다.
그리고, 본 실시형태에 있어서의 펄스발생회로(10b)는, 도 9 및 도 10에 나타낸 제3의 실시형태의 펄스발생회로(10b)와 동일구성을 가지고 있으며, 다만, 본 실시형태의 펄스발행회로(10b)의 이네이블신호 XEN단자에 비동기프리세트신호 PR이 입력된다. 그러므로, 비동기프리세트신호 PR이 로레벨인 때, 펄스발생회로(10b)가 동작상태로 설정되어, 펄스 CKP 및 네거티브의 펄스 XCKP가 생성된다. 반대로 비동기프리세트신호 PR이 하이레벨인 때, 펄스발생회로(10b)가 비동작상태로 설정되어, 펄스 CKP 및 네거티브의 펄스 XCKP가 생성되지 않는다.
스루래치(20d)는, 플립플롭 L1d, L2d, L3d와 L4d에 의해 구성되어 있다. 이들의 플립플롭은, 펄스발생회로(10b)로부터의 펄스 CKP 및 그 반전신호인 네거티브의 펄스 XCKP에 따라, 입력단자 D에 입력된 신호를 받아들이고, 받아들인 신호를 유지하여, 출력단자 Q에 출력한다. 다만, 본 실시형태의 플립플롭 L1d, L2d, L3d와 L4d에는, 각각 펄스 CKP 및 네거티브의 펄스 XCKP 외에, 비동기프리세트신호 PR이 입력되고, 플립플롭 L1d, L2d, L3d와 L4d는, 비동기프리세트신호 PR에 따라 동작상태가 제어된다.
본 실시형태에서는, 1개의 펄스발생회로(10b)에 대하여, 예를 들면, 4개의 플립플롭회로 L1d∼L4d로 이루어지는 스루래치(20d)가 설치되어 있다. 그리고, 펄스발생회로(10b)와 스루래치(20d)를 1개의 집단으로서 레이아웃하고, 셀베이스방식의 기본셀로서 등록하여, LSI설계에 이용한다.
도 21은, 플립플롭의 일예인 L1d-1의 구성을 나타낸 회로도이다.
도시한 바와 같이, 플립플롭 L1d-1은, 인버터 LG1, LG2, LG3, NOR게이트 LG4b 및 트랜스퍼게이트 TG1, TG2에 의해 구성되어 있다.
그리고, 본 예의 플릴플롭 L1d-1은, 도 4에 나타낸 본 발명의 제1의 실시형태의 플립플롭 L1과 비교하면, 기억유지루프를 구성하는 인버터 LG4의 대신에, NOR게이트 LG4b가 사용된 것 이외는 동일하다. 다음에, 제1의 실시형태의 플립플롭 L1과의 상이한 점을 중심으로, 본 예의 플립플롭 L1d-1의 구성 및 동작에 대하여 설명한다.
NOR게이트 LG4b의 한쪽의 입력단자는, 인버터 LG3의 출력단자에 접속되고, 다른 쪽의 입력단자는, 비동기프리세트신호 PR의 입력단자에 접속되어 있다. NOR게이트 LG4b의 출력단자는, 트랜스퍼게이트 TG2의 입력단자에 접속되어 있다.
비동기프리세트신호 PR이 하이레벨인 때, NOR게이트 LG4b의 출력단자가 로레벨로 유지된다. 그러므로, 노드 ND1이 로레벨로 유지되고, 플립플롭 L1d-1의 출력단자 Q는, 하이레벨로 프리세트된다.
도 22에는, 본 실시형태에 있어서의 플립플롭의 또 1개의 예인 L1d-2의 구성을 나타낸 회로도이다.
도시한 바와 같이, 플립플롭 L1d-2는, 인버터 LG1, LG2, LG3, LG4, nMOS트랜지스터 LN4 및 트랜스퍼게이트 TG1, TG2에 의해 구성되어 있다.
그리고, 본 예의 플릴플롭 L1d-2는, 도 4에 나타낸 본 발명의 제1의 실시형태의 플립플롭 L1과 비교하면, 기억유지루프를 구성하는 인버터 LG4의 출력단자에 nMOS트랜지스터 LN4가 접속된 것 이외는 동일하다. 다음에, nMOS트랜지스터 LN4의 접속 및 동작에 대하여 설명한다.
nMOS트랜지스터 LN4의 소스는 접지전위 GND에 접속되고, 드레인은, 인버터 LG4의 출력단자에 접속되고, 게이트는 비동기프리세트신호 PR의 입력단자에 접속되어 있다.
그리고, nMOS트랜지스터 LN4의 구동능력은, 인버터 LG4의 포지티브측의 구동트랜지스터, 즉 인버터 LG4를 구성하는 pMOS트랜지스터의 구동능력보다 크게 설정되어 있다.
비동기프리세트신호 PR이 로레벨인 때, nMOS트랜지스터 LN4가 오프상태에 있으므로, 인버터 LG3, LG4 및 트랜스퍼게이트 TG2가 구성된 기억유지루프는, 제1의 실시형태의 플립플롭 L1의 기억유지루프와 동일하게 동작하여, 노드 ND1의 신호레벨을 유지한다.
한편, 비동기프리세트신호 PR이 하이레벨인 때, nMOS트랜지스터 LN4가 온상태로 되고, 인버터 LG4의 출력단자가 로레벨, 예를 들면, 접지전위 GND 또는 그것에 가까운 레벨로 유지된다. 그러므로, 노드 ND1이 로레벨로 유지되고, 플립플롭 L1d-2의 출력단자 Q는, 하이레벨로 프리세트된다.
전술한 바와 같이, 도 21 및 도 22에 나타낸 본 실시형태의 플립플롭 L1d-1, L1d-2의 어느 것에 있어서도, 비동기프리세트신호 PR이 하이레벨인 때, 플립플롭의 출력단자 Q는, 하이레벨로 프리세트된다. 즉, 비동기프리세트신호 PR이 하이레벨인 때, 클록신호 CK에 관계없이 각 플립플롭 L1c∼L4c가 프리세트된다.
이상 설명한 바와 같이, 본 실시형태에 의하면, 펄스발생회로(10b)와 플립플롭 L1d∼L4d로 이루어지는 스루래치(20d)를 셀베이스방식의 기본셀로서 등록하여, LSI설계에 이용한다. 펄스발생회로(10b)는, 비동기프리세트신호 PR이 로레벨로 유지되고 있을 때, 클록신호 CK에 동기하여 폭이 좁은 포지티브의 펄스 CKP 및 그 반전신호인 네거티브의 펄스 XCKP를 생성하여, 플립플롭 L1d∼L4d에 공급하고, 펄스 CKP가 하이레벨인 때, 각 플립플롭의 입력단자 D에 입력된 신호가 각각의 플립플롭 내부로 받아들여진다. 비동기프리세트신호 PR이 하이레벨인 경우, 출력단자 Q가 하이레벨로 프리세트된다.
제8 실시형태
도 23은 본 발명에 관한 플립플롭회로의 제8의 실시형태를 나타낸 회로도이다.
도시한 바와 같이, 본 실시형태의 플립플롭회로는, 펄스발생회로(10c)와 스루래치(20)와에 의해 구성되어 있다.
펄스발생회로(10c)는, 입력된 클록신호 CK 및 스루모드신호 T에 따라, 펄스 CKP 및 그 반전펄스 XCKP를 출력한다. 펄스 CKP 및 그 반전신호 XCKP는, 스루모드신호 T에 따라 클록신호 CK의 동상(同相) 및 반전신호이거나, 또는 클록신호 CK에 동기하여, 좁은 펄스폭을 가지는 포지티브와 네거티브의 펄스이다.
스루래치(20)는, 플립플롭 L1, L2, L3와 L4에 의해 구성되어 있다. 이들의 플립플롭은, 펄스발생회로(10c)로부터의 펄스 CKP 및 그 반전신호인 네거티브의 펄스 XCKP에 따라, 입력단자 D에 입력된 신호를 받아들이고, 받아들인 신호를 유지하여, 출력단자 Q에 출력한다.
본 실시형태에서는, 1개의 펄스발생회로(10c)에 대하여, 예를 들면, 4개의 플립플롭회로 L1∼L4로 이루어지는 스루래치(20)가 설치되어 있다. 그리고, 펄스발생회로(10c)와 스루래치(20)를 1개의 집단으로서 레이아웃하고, 셀베이스방식의 기본셀로서 등록하여, LSI설계에 이용한다.
도 24는, 펄스발생회로(10c)의 일구성예를 나타내고 있다. 도시한 바와 같이, 본 예의 펄스발생회로는, 지연게이트 G1, G3, NOR게이트 G2b, NAND게이트 G4 및 인버터 G5에 의해 구성되어 있다.
지연게이트 G1과 G3은, 예를 들면, 인버터에 의해 구성되고, 입력신호에 대하여 소정의 지연시간을 부여하고, 또한 그 레벨을 반전하여 출력한다.
NOR게이트 G2b는, 지연게이트 G1과 G3과의 사이에 접속되고, 그 한쪽의 입력단자는 지연게이트 G1의 출력단자에 접속되고, 다른 쪽의 입력단자는 스루모드신호 T의 입력단자에 접속되어 있다. NOR게이트 G2b의 출력단자는, 지연게이트 G3의 입력단자에 접속되어 있다.
스루모드신호 T가 하이레벨인 때, NOR게이트 G2b의 출력신호 n2는 로레벨로 고정된다. 이에 따라 지연게이트 G3의 출력신호 n3이 하이레벨로 유지되므로, NAND게이트 G4의 출력단자에 입력한 클록신호 CK의 반전신호가 출력되고, 이것이 또한 인버터 G5에 의해 반전되고, 클록신호 CK와 동상의 신호가 인버터 G5의 출력단자에 출력된다. 즉, 펄스 CKP는 클록신호 CK와 동상의 신호, 네거티브의 펄스 XCKP는 클록신호 CK의 반전신호로 된다.
한편, 스루모드신호 T가 로레벨인 때, NOR게이트 G2b의 출력신호 n2b는 입력신호 n1의 반전신호로 되고, 즉, 이 경우에 NOR게이트 G2b는, 인버터로 이루어지는 지연게이트 G1, G3과 동일하도록 기능한다. 그러므로, 펄스발생회로(10c)에 의해 , 폭이 좁은 펄스 CKP 및 그 반전신호인 네거티브의 펄스 XCKP가 각각 발생된다. 펄스CKP 및 네거티브의 펄스 XCKP의 폭 TD는, 지연게이트 G1, NOR게이트 G2b 및 지연게이트 G3의 지연시간의 합계에 의해 설정된다. 플립플롭 L1∼L4가 정상으로 동작하는 데에 필요충분한 XCKP, CKP의 펄스폭 TD가 얻어지도록, NOR게이트 G2b, 지연게이트 G1과 G3을 구성하는 트랜지스터의 사이즈가 조정된다.
이상 설명한 바와 같이, 본 실시형태에 의하면, 펄스발생회로(10c)에 스루모드신호 T를 인가하고, 당해 스루모드신호 T가 하이레벨인 때, 펄스발생회로(10c)는 클록신호 CK와 동상인 펄스 CKP 및 클록신호 CK의 반전신호인 네거티브의 펄스 XCKP를 각각 발생하고, 스루모드신호 T가 로레벨인 때, 클록신호 CK에 동기하여, 폭이 좁은 펄스 CKP 및 네거티브의 펄스 XCKP를 각각 발생하여, 스루래치(20)에 공급한다.
제9 실시형태
도 25는 본 발명에 관한 플립플롭회로의 제9의 실시형태를 나타낸 회로도이다.
본 실시형태는, 전술한 본 발명의 제8의 실시형태와 동일하게, 펄스발생회로에 동작모드에 따른 제어신호를 인가함으로써, 발생하는 펄스신호의 파형을 제어하여, 스루래치(20)에 공급한다. 다만, 본 실시형태에서는, 상기 제8의 실시형태와 달리, 네거티브의 스루모드신호 XT가 펄스발생회로(10d)에 공급된다.
도시한 바와 같이, 본 실시형태의 플립플롭회로는, 펄스발생회로(10d)와 스루래치(20)와에 의해 구성되어 있다. 펄스발생회로(10d)에, 스루모드신호 XT가 외부로부터 인가되어 있다.
도 26은, 펄스발생회로(10d)의 일구성예를 나타내고 있다. 도시한 바와 같이, 본 예의 펄스발생회로는, NAND게이트 G1b, 지연게이트 G2, G3, NAND게이트 G4 및 인버터 G5에 의해 구성되어 있다.
NAND게이트 G1b의 한쪽의 입력단자에, 클록신호 CK가 입력되고, 다른 쪽의 입력단자에 스루모드신호 XT가 입력된다. NAND게이트 G1b의 출력단자가 지연게이트 G2의 입력단자에 접속되어 있다. 지연게이트 G2와 G3은, 예를 들면, 인버터에 의해 구성되어, 입력신호에 대하여 소정의 지연시간을 부여하고, 또한 그 레벨을 반전하여 출력한다.
지연게이트 G2와 G3은, NAND게이트 G1b의 출력단자와 NAND게이트 G4의 한쪽의 입력단자 사이에 직렬로 접속되어 있다. 즉, 지연게이트 G2의 출력단자는 지연게이트 G3의 입력단자에 접속되고, 지연게이트 G3의 출력단자는, NAND게이트 G4의 한쪽의 입력단자에 접속되어 있다. NAND게이트 G4의 다른 쪽의 입력단자는, 클록신호 CK의 입력단자에 접속되어 있다.
스루모드신호 XT가 하이레벨인 때, NAND게이트 G1b는, 클록신호 CK에 대하여, 소정의 지연시간을 부여하고, 또한 그것을 반전한 신호 n1b를 출력한다. 즉, 이 때 NAND게이트 G1b는, 지연소자 G2, G3과 동일하게 기능한다. 그러므로, 펄스발생회로(10d)에 의해, 폭이 좁은 펄스 CKP 및 그 반전신호인 네거티브의 펄스 XCKP가 각각 발생된다. 펄스 CKP 및 네거티브의 펄스 XCKP의 폭 TD는, NAND게이트 G1b, 지연게이트 G2, 및 지연게이트 G3의 지연시간의 합계에 의해 설정된다. 플립플롭 L1∼L4가 정상으로 동작하는 데에 필요충분한 XCKP, CKP의 펄스폭 TD가 얻어지도록, NAND게이트 G1b, 지연게이트 G2와 G3을 구성하는 트랜지스터의 사이즈가 조정된다.
한편, 스루모드신호 T가 로레벨인 때, NAND게이트 G1b의 출력신호 n1b는 하이레벨로 고정되고, 그러므로 지연게이트 G3의 출력신호 n3은 하이레벨로 유지된다. 이 때, NAND게이트 G4의 출력신호는 클록신호 CK의 반전신호이고, 인버터 G5의 출력신호는 클록신호 CK의 동상신호로 된다.
이상 설명한 바와 같이, 본 실시형태에 의하면, 펄스발생회로(10d)에 스루모드신호 XT를 인가하고, 당해 스루모드신호 XT가 로레벨인 때, 펄스발생회로(10d)는 클록신호 CK와 동상인 펄스 CKP 및 클록신호 CK의 반전신호인 네거티브의 펄스 XCKP를 각각 발생하고, 스루모드신호 XT가 하이레벨인 때, 클록신호 CK에 동기하여, 폭이 좁은 펄스 CKP 및 네거티브의 펄스 XCKP를 각각 발생하여, 스루래치(20)에 공급한다.
제10 실시형태
도 27은 본 발명에 관한 플립플롭회로의 제10의 실시형태를 나타낸 회로도이다.
도 27은, 예를 들면, 본 발명의 제9의 실시형태의 플립플롭회로를 사용하여 구성되어 있는 회로예를 나타내고 있다. 도시한 바와 같이, 본 예의 회로는, 스루모드기능부착 플립플롭회로 PFF11, …, PFF1n, PFF2l,…, PFF2n, 조합회로(100,110) 등에 의해 구성되어 있다.
외부로부터의 x비트의 입력신호 Si1l, …, Si1x와 y비트의 입력신호 Si2l, …, Si2y가 각각 x개의 D플립플롭 DFF1, …, DFFx와 y의 AND게이트 AND1, …, ANDy에 입력된다.
조합회로(100)에, x개의 D플립플롭 DFF1, …, DFFx 및 y개의 AND게이트 AND1, …, ANDy로부터의 출력신호가 입력된다.
조합회로(100)는, 이들의 회로로부터 입력된 (x+y)개의 신호에 대하여, 소정의 논리연산을 행하고, 연산의 결과, 4비트를 1조로 하여, n조의 신호 S11, …, S01n을 출력한다. 이들의 n조의 신호 S11, …, S01n은, 각각 n개의 스루모드기능부착 플립플롭회로 PFF11, …, PFF1n에 입력된다.
스루모드기능부착 플립플롭회로 PFF11, …, PFF1n은, 입력된 신호를 클록신호 CK에 따라 받아들여, 유지한다. 그리고 유지한 신호를 다음 단의 조합회로(110)에 출력한다.
조합회로(110)는, 입력된 4×n비트의 신호에 대하여, 소정의 논리연산을 행하고, 연산결과로서, 예를 들면, 동일하게 4비트를 1조로 하여, n조의 신호 S21, …, S02n을 출력한다. 이들의 n조의 신호 S21, …, S02n은, 각각 n개의 스루모드기능부착 플립플롭회로 PFF21, …, PFF2n에 입력된다.
스루모드기능부착 플립플롭회로 PFF21, …, PFF2n은, 입력된 신호를 클록신호 CK에 따라 받아들여, 유지한다. 그리고 유지한 신호를 다음단으로 출력한다.
스루모드기능부착 플립플롭회로 PFF11, …, PFF1n 및 PFF21, …, PFF2n은, 예를 들면, 본 발명의 제9의 실시형태의 플립플롭회로에 의해 구성되어 있다. 즉, 각 플립플롭회로는, 펄스발생회로와 4비트의 스루래치로 이루어지고, 펄스발생회로는 입력한 클록신호 CK 및 스루모드신호에 따라, 펄스 CKP 및 그 반전신호인 네거티브의 펄스 XCKP를 생성하여, 상기 4비트의 스루래치에 각각 공급한다.
그리고, 도 27에 있어서, 플립플롭회로 PFF11, …, PFF1n 및 PFF21, …, PFF2n 내부구성 및 내부에 생성되어 있는 펄스 CKP, 네거티브의 펄스 XCKP를 도시하지 않고 있다.
본 예의 회로에 있어서, 플립플롭회로 PFF11, …, PFF1n 및 PFF21, …, PFF2n에, 클록신호 CK 및 시스템 초기화 신호 XINIT에 따라 발생한 클록신호 CKP를 클록신호로서 입력하고, 또한, 초기화 신호 XINIT를 스루모드신호 XT로서 입력한다.
도시한 바와 같이, 클록신호 CK가 인버터 INV1의 입력단자에 인가되고, 인버터 INV1의 출력단자는, NAND게이트 NAND1의 한쪽의 단자에 접속되고, NAND게이트 NAND1의 다른 쪽의 입력단자에, 초기화 신호 XINIT가 입력된다. NAND게이트 NAND1의 출력단자로부터 출력되는 클록신호 CKP는, 플립플롭회로 PFF11, …, PFF1n 및 PFF21, …, PFF2n의 클록신호단자에 입력된다. 또한, 플립플롭회로 PFF11, …, PFF1n 및 PFF21, …, PFF2n의 스루모드신호 XT의 단자에 초기화 신호 XINIT가 각각 입력된다.
그러므로, 초기화 신호 XINIT가 로레벨로 유지되고 있을 때, NAND게이트 NAND1의 출력단자는, 하이레벨로 유지된다. 즉, 플립플롭회로 PFF11, …, PFF1n 및 PFF21, …, PRR2n의 클록신호입력단자는, 하이레벨로 유지되고, 이것의 플립플립회로는 비동작상태로 설정되어 있다.
한편, 초기화 신호 XINIT가 하이레벨로 유지되고 있을 때, NAND게이트 NAND1의 출력단자, 입력한 클록신호 CK와 동상의 클록신호 CKP가 출력되므로, 클록신호 CKP가 플립플롭회로 PFF11, …, PFF1n 및 PFF21, …, PFF2n은 각각 동작상태로 설정되고, 내부의 펄스발생회로에 의해 클록신호 CKP에 동기하여 폭이 좁은 펄스 CKP 및 네거티브의 펄스 XCKP가 각각 발생되고, 이들의 내부펄스신호에 따라, 4비트의 플립플롭은, 각각 입력단자 D1∼D4에의 입력신호를 받아들여, 내부의 기억노드에 유지되고, 그리고, 유지신호가 출력단자 Q1∼Q4에 출력된다.
본 실시형태의 회로에 있어서, 초기화 신호 XINIT가 로레벨로 유지되고 있을 때, 조합회로(100)의 입력측에 있어서, AND게이트 AND1∼ANDy의 출력단자가 로레벨로 유지된다. 또한, x개의 D플립플롭 DFF1, …, DFFx에 있어서, 각 플립플롭의 클리어신호 입력단자 CL에 초기화 신호 XINIT가 인가되고 있으므로, 이들의 플립플롭 DFF1, …, DFFx의 출력단자는, 초기화 신호 XINIT가 로레벨로 유지되고 있음에 따라, 모두 클리어되어, 로레벨로 유지된다.
이와 같이, 조합회로(100)의 (x+y)비트의 입력신호가 모두 클리어되어, 로레벨로 유지된다. 또한, 스루모드기능부착 플립플롭회로 PFF11, …, PFF1n 및 PFF21, …, PFF2n에 있어서는, 입력된 클록신호 CKP가 하이레벨, 스루모드신호 XT로서의 초기화 신호 XINIT가 로레벨로 설정되어 있으므로, 이들의 플립플롭회로 PFF11, …, PFF1n 및 PFF21, …, PFF2n은 모두 초기화된다.
그리고, 이상의 설명에서는, 스루모드기능부착 플립플롭회로는, 조합회로를 통해, PFF, …, PFF1n 및 PFF21, …, PFF2n의 2단종렬접속회로가 구성되어 있지만, 본 발명은 이에 한정되는 것이 아니고, 2단 이상의 복수단의 종렬접속으로 구성한 회로도 가능하다.
이상, 설명한 바와 같이, 본 실시형태에 의하면, 다단(多段)의 스루모드기능부착 펄스구동플립플롭 PFF11, …,PFF1n 및 PFF21, …, PFF2n이, 직접 또는 조합게이트를 통해 종렬접속되어 있는 경우, 초기화 신호 XINIT에서 초단의 입력을 어떠한 방법, 예를 들면 AND게이트 AND1∼ANDy나 클리어기능부착 플립플롭 DFF1, …, DFFx으로 고정하고, 스루모드기능부착 펄스구동플립플롭회로 PFF11, …, PFF1n 및 PFF21, …, PFF2n의 CK입력을 하이레벨, 스루모드신호 XT입력을 로레벨로 유지함으로써, 모든 플립플롭을 초기화할 수 있다.
제11 실시형태
도 28은 본 발명에 관한 플립플롭회로의 제11의 실시형태를 나타낸 회로도이다.
도 28은, 예를 들면, 전술한 제10의 실시형태와 동일하게, 스루모드기능부착 플립플롭회로와 조합회로와의 종렬접속으로 구성되어 있는 회로예를 나타내고 있다. 도시한 바와 같이, 본 예의 회로는, 스루모드기능부착 플립플롭회로 PFF31, …, PFF3n, PFF4l,…, PFF4n, 조합회로(120,130,140), 입력측에 설치되어 있는 플립플롭 DFF11, DFF12, …, DFF1x, 출력측에 설치되어 있는 플립플롭 DFF21, DFF22, …, DFF2y 등에 의해 구성되어 있다.
외부로부터의 x비트의 입력신호 Si1, Si2, …, Six가 각각 D플립플롭 DFF11, DFF12, …, DFF1x에 입력된다. D플립플롭 DFF11, DFF12, …, DFF1x로부터의 출력신호는, 각각 조합회로(120)에 입력된다.
조합회로(120)는, D플립플롭 DFF11, DFF12, …, DFF1x로부터 입력된 x비트의 신호에 대하여, 소정의 논리연산을 행하고, 연산의 결과, 4비트를 1조로 하여, n조의 신호 S31, …, S03n을 출력한다. 이들의 n조의 신호 S31, …, S03n은, 각각 n개의 스루모드기능부착 플립플롭회로 PFF31, …, PFF3n에 입력된다.
스루모드기능부착 플립플롭회로 PFF31, …, PFF3n은, 입력단자 D1∼D4에 입력된 신호를 클록신호 CK에 따라 받아들여, 유지한다. 그리고 유지한 신호를 클록신호 CK에 따라 출력단자 Q1∼Q4에 출력하고, 다음 단의 조합회로(130)에 입력한다.
조합회로(130)는, 입력된 4×n비트의 신호에 대하여, 소정의 논리연산을 행하고, 연산결과로서, 예를 들면, 동일하게 4비트를 1조로 하여, n조의 신호 S41, …, S04n을 출력한다. 이들의 n조의 신호 S41, …, S04n은, 각각 n개의 스루모드기능부착 플립플롭회로 PFF41, …, PFF4n에 입력된다.
스루모드기능부착 플립플롭회로 PFF41, …, PFF4n은, 입력단자 D1∼D4에 입력된 신호를 클록신호 CK에 따라 받아들여, 유지한다. 그리고 유지한 신호를 클록신호 CK에 따라 출력단자 Q1∼Q4에 출력하고, 다음단의 조합회로(140)에 입력한다.
조합회로(140)는, 입력된 4×n비트의 신호에 대하여, 소정의 논리연산을 행하고, 연산결과로서, 예를 들면, y비트의 신호 S1, S2, …, S0y를 출력한다. 이들의 y비트의 출력신호는 각각 y개의 플립플롭 DFF21, DFF22, …, DFF2y에 입력된다.
입력측 및 출력측에 설치되어 있는 x개의 플립플롭 DFF11, DFF12, …, DFF1x와 y개의 플립플롭 DFF21, DFF22, …, DFF2y는, 스캔(SCAN)기능부착 D플립플롭이다. 스캔입력단자 Si에 입력된 신호는, 클록신호 CK에 따라 출력단자Q 및 스캔출력단자 S0에 각각 출력된다. 그러므로, 이들의 플립플롭이 직렬접속되고, 즉 전단의 스캔의 출력단자 S0을 후단의 스캔입력단자 Si에 각각 접속함으로써, 초단의 플립플롭에 입력되는 스캔입력신호 Si는, 클록신호 CK에 따라 순차로 후단에 전송된다.
본 실시형태의 회로에 있어서는, 스루모드기능부착 플립플롭회로 PFF31, …, PFF3n 및 PFF41, …, PFF4n이 조합회로(120,130,140)를 통해 종렬로 접속되고, 입력측으로부터의 입력신호가 소정의 논리연산을 거쳐, 출력측에 출력된다.
이상, 설명한 바와 같이, 본 실시형태에 의하면, 다단의 스루모드기능부착 펄스구동플립플롭 PFF31, …,PFF3n 및 PFF41, …, PFF4n이, 직접 또는 조합게이트를 통해 종렬접속되어 있는 경우, 테스트신호 XTEST에서 초단의 입력을 어떠한 방법, 예를 들면 외부로부터의 직접입력이나, 스캔기능부착 플립플롭 DFF11, DFF12, …, DFF1x로 제어하고, 또 종단의 출력을 어떠한 방법, 예를 들면 외부에의 직접출력이나, 스캔기능부착 D플립플롭 DFF21, DFF22, …, DFF2y에서 관측 가능한 경우에, 스루모드기능부착 펄스구동플립플롭회로 PFF31, …, PFF3n 및 PFF41, …, PFF4n의 클록신호 CK 입력을 하이레벨, 스루모드신호 XT 입력을 로레벨로 유지함으로써, 그들의 플립플롭을 버퍼와 등가로 할 수 있어, 플립플롭의 단간(段間) 게이트의 테스트를 그들의 플립플롭에 스캔기능 등을 부가하지 않고 행할 수 있다.
제12 실시형태
도 29는 본 발명에 관한 플립플롭회로의 제12의 실시형태를 나타낸 회로도이다.
본 실시형태의 플립플롭회로는, 전술한 동기이네이블기능, 비동기클리어기능, 비동기프리세트기능 및 스루모드기능을 모두 부가한 것이다.
도시한 바와 같이, 본 실시형태의 플립플롭회로는, 펄스발생회로(10e)와 스루래치(20e)와에 의해 구성되어 있다.
펄스발생회로(10e)에, 클록신호 CK 외에, 제어신호로서, 이네이블신호 EN, 비동기클리어신호 XCL, 비동기프리세트신호 XPR 및 스루모드신호 T가 각각 입력되어 있다. 펄스발생회로(10e)는, 이들의 제어신호에 따라, 클록신호 CK에 따른 펄스 CKP 및 그 반전신호인 네거티브의 펄스 XCKP를 각각 발생하여, 스루래치(20e)를 구성하는 플립플롭 L1e, L2e, L3e와 L4e에 각각 공급한다. 또한, 각 플립플롭 L1e, L2e, L3e와 L4e에 비동기클리어신호 XCL 및 비동기프리세트신호 XPR이 각각 입력되고, 이들의 제어신호에 따라 각 플립플롭의 동작이 제어된다.
도 30은, 펄스발생회로(10e)의 일구성예를 나타내고 있다. 도시한 바와 같이, 본 예의 펄스발생회로는, 지연게이트 G1, G3, AND게이트 G21, NOR게이트 G22, NAND게이트 G4 및 인버터 G5에 의해 구성되어 있다.
지연게이트 G1과 G3은, 예를 들면, 인버터에 의해 구성되어, 입력신호에 대하여 소정의 지연시간을 부여하고, 또한 그 레벨을 반전하여 출력한다.
AND게이트 G21은, 다입력게이트이고, 각각 입력단자는, 지연게이트 G1의 출력단자, 이네이블신호 EN, 비동기클리어신호 XCL 및 비동기프리세트신호 XPR의 입력단자에 각각 접속되어 있다.
AND게이트 G21의 출력단자는, NOR게이트(22)의 한쪽의 입력단자에 접속되고, 다른 쪽의 입력단자는, 스루모드신호 T의 입력단자에 접속되어 있다. NOR게이트 G22의 출력단자는, 지연게이트 G3의 입력단자에 접속되어 있다.
스루모드신호 T가 하이레벨인 때, NOR게이트 G22의 출력신호 n2c는 로레벨로 고정된다. 이에 따라 지연게이트 G3의 출력신호 n3이 하이레벨로 유지되므로, NAND게이트 G4의 출력단자에 입력한 클록신호 CK의 반전신호가 출력되고, 이것이 또한 인버터 G5에 의해 반전되고, 클록신호 CK와 동상의 신호가 인버터 G5의 출력단자에 출력된다. 즉, 펄스 CKP는 클록신호 CK와 동상의 신호, 네거티브의 펄스 XCKP는 클록신호 CK의 반전신호로 된다.
한편, 스루모드신호 T가 로레벨, 또한 이네이블신호 EN, 비동기클리어신호 XCL 및 비동기프리세트신호 XPR이 함께 하이레벨인 때, NOR게이트 G22의 출력신호 n2c는 입력신호 n1의 반전신호로 되고, 즉, 이 경우에 AND게이트 G21과 NOR게이트 G22는, 모두 인버터로 이루어지는 지연게이트 G1, G3과 동일하도록 기능한다. 그러므로, 펄스발생회로(10e)에 의해, 폭이 좁은 펄스 CKP 및 그 반전신호인 네거티브의 펄스 XCKP가 각각 발생된다. 펄스 CKP 및 네거티브의 펄스 XCKP의 폭 TD는, 지연게이트 G1, AND게이트 G21, NOR게이트 G22 및 지연게이트 G3의 지연시간의 합계에 의해 설정된다. 플립플롭 L1e∼L4e가 정상으로 동작하는 데에 필요충분한 XCKP, CKP의 펄스폭 TD가 얻어지도록, AND게이트 G21, NOR게이트 G22 및 지연게이트 G1과 G3을 구성하는 트랜지스터의 사이즈가 조정된다.
스루모드신호 T가 로레벨, 또한 이네이블신호 EN, 비동기클리어신호 XCL 및 비동기프리세트신호 XPR의 어느 하나가 하이레벨인 때, NOR게이트 G22의 출력신호 n2c가 로레벨, 지연게이트 G3의 출력신호 n3이 로레벨로 유지되므로, NAND게이트 G4의 출력단자가 하이레벨, 인버터 G5의 출력단자가 로레벨로 각각 유지된다. 즉, 이 경우, 펄스발생회로(10e)는, 비동작상태로 설정되어, 펄스 CKP 및 네거티브의 펄스 XCKP의 발생이 행해지지 않는다.
즉, 스루모드신호 T에 의해, 펄스발생회로(10e)에서 생성되는 펄스 CKP 및 네거티브의 펄스 XCKP의 파형이 제어된다. 스루모드신호 T가 하이레벨인 때, 펄스 CKP는 클록신호 CK 의 동상신호, 네거티브의 펄스 XCKP는 클록신호 CK의 반전신호로 되고, 스루모드신호 T가 로레벨인 때, 클록신호 CK에 동기하여 폭이 좁은 펄스 CKP 및 네거티브의 펄스 XCKP가 생성된다.
또, 이네이블신호 EN, 비동기클리어신호 XCL 및 비동기프리세트신호 XPR에 의해, 펄스발생회로의 동작상태가 제어된다. 이들의 제어신호가 모두 하이레벨인 때, 펄스발생회로(10e)가 동작상태, 반대로 이들의 제어신호의 어느 하나가 로레벨인 때, 펄스발생회로(10e)가 비동작상태로 설정된다. 동작상태시에, 클록신호 CK에 동기하여 폭이 좁은 펄스 CKP 및 네거티브의 펄스 XCKP가 각각 발생되고, 비동작상태시에, 펄스 CKP가 로레벨, 네거티브의 펄스 XCKP가 하이레벨로 각각 유지된다.
도 31은, 프리세트의 일예인 L1e의 일구성예를 나타낸 회로도이다.
도시한 바와 같이, 플립플롭 L1e는, 인버터 LG1, LG2, NAND 게이트 LG3c, LG4c 및 트랜스퍼게이트 TG1, TG2에 의해 구성되어 있다.
그리고, 본 예의 플립플롭 L1e는, 도 4에 나타낸 본 발명의 제1의 실시형태의 플립플롭 L1과 비교하면, 기억유지루프를 구성하는 인버터 LG3, GL4의 대신에, NAND게이트 LG3c, LG4c가 사용된 것 이외은 동일하다. 다음에, 제1의 실시형태의 플립플롭 L1과의 상이한 점을 중심으로, 본 예의 플립플롭 L1e의 구성 및 동작에 대하여 설명한다.
NAND게이트 LG3c의 한쪽의 입력단자는, 노드 ND1에 접속되고, 다른 쪽의 입력단자는, 비동기프리세트신호 XPR의 입력단자에 접속되어 있다. NAND게이트 LG3c의 출력단자는, NAND게이트 LG4c의 한쪽의 입력단자에 접속되어 있다. NAND게이트 LG4c의 다른 쪽의 입력단자는, 비동기클리어신호 XCL의 입력단자에 접속되고, 출력단자는 트랜스퍼게이트 TG2의 입력단자에 접속되고, 트랜스퍼게이트 TG2의 출력단자는 노드 ND1에 접속되어 있다.
그러므로, 비동기클리어신호 XCL 및 비동기프리세트신호 XPR이 함께 하이레벨로 유지되고 있을 때, NAND게이트 LG3c, LG4c는 인버터로서 동작하고, 입력신호에 대하여 그 반전신호를 출력한다. 이 경우, 펄스 CKP가 로레벨, 네거티브의 펄스 XCKP가 하이레벨로 각각 유지되고 있을 때, 트랜스퍼게이트 TG1이 비도통상태, 트랜스퍼게이트 TG2가 도통상태로 각각 유지되므로, NAND게이트 LG3c, LG4c 및 트랜스퍼게이트 TG2에 의해, 기억유지루프가 형성되고, 노드 ND1의 신호레벨이 유지된다. 그 이외의 경우에는, 귀환루프가 형성되지 않고, 플립플롭 L1e의 신호유지기능이 작용하지 않는다.
예를 들면, 비동기프리세트신호 XPR이 로레벨인 때, NAND게이트 LG3c의 출력단자가 하이레벨로 유지된다. 그러므로, 노드 ND1이 로레벨로 유지되고, 플립플롭 L1e의 출력단자 Q는, 하이레벨로 프리세트된다.
또는, 비동기클리어신호 XCL이 로레벨인 때, NAND게이트 LG4c의 출력단자가 하이레벨로 유지된다. 그러므로, 노드 ND1이 하이레벨로 유지되고, 플립플롭 L1e의 출력단자 Q는 로레벨로 클리어된다.
이상 설명한 바와 같이, 본 실시형태에 의하면, 펄스발생회로(10e)와 플립플롭 L1e∼L4e로 이루어지는 스루래치(20e)를 셀베이스방식의 기본셀로서 등록하여, LSI설계에 이용한다. 스루모드신호 T가 하이레벨인 때, 펄스발생회로(10e)는 클록신호 CK와 동상인 펄스 CKP 및 클록신호 CK의 반전신호인 네거티브의 펄스 XCKP를 각각 발생하고, 스루모드신호 T가 로레벨인 때, 또한 제어신호인 이네이블신호 EN, 비동기클리어신호 XCL 및 비동기프리세트신호 XPR이 함께 하이레벨인 때, 클록신호 CK에 동기하여, 폭이 좁은 펄스 CKP 및 네거티브의 펄스 XCKP를 각각 발생하고, 상기 제어신호중 어느 하나가 로레벨인 때, 펄스신호의 생성기능이 정지되고, 비동기클리어신호 XCL이 로레벨인 때는 출력 Q가 로레벨로 클리어되고, 비동기프리세트신호 XPR이 로레벨인 때는 출력 Q가 하이레벨로 프리세트된다.
제13 실시형태
도 32는 본 발명에 관한 플립플롭회로의 제13의 실시형태를 나타낸 회로도이다.
도 32는, 본 실시형태의 플립플롭의 일예를 나타낸 회로도이다. 도시한 바와 같이, 본 실시형태의 플립플롭은, pMOS트랜지스터 PT1, nMOS트랜지스터 NT1로 이루어지는 다이나믹래치 DLT와 플립플롭 La에 의해 구성되어 있다.
pMOS트랜지스터 PT1과 nMOS트랜지스터 NT1의 드레인이 공통으로 접속되어, 다이나믹래치 DLT의 입력단자를 구성하고, pMOS트랜지스터 PT1의 드레인과 nMOS트랜지스터 NT1의 소스가 공통으로 접속되어, 다이나믹래치 DLT의 출력단자를 구성한다. pMOS트랜지스터 PT1의 게이트에 펄스 CKP가 인가되고, nMOS트랜지스터 NT1의 게이트에 네거티브의 펄스 XCKP가 인가된다.
다이나믹래치 DLT의 입력단자는, 플립플롭의 신호입력단자 Din에 접속되고, 출력단자는 플립플롭 La의 신호입력단자 D에 접속되어 있다.
그리고, 플립플롭 La는, 전술한 본 발명의 각 실시형태에 있어서의 플립플롭과 동일한 구성을 가지고 있으며, 입력된 펄스 CKP 및 네거티브의 펄스 XCKP에 따라, 신호입력단자 D의 입력신호를 받아들여, 내부에 유지한다. 그리고, 유지신호를 출력단자 Q에 출력한다.
다이나믹래치 DLT에 있어서, 펄스 CKP가 로레벨, 네거티브의 펄스 XCKP가 하이레벨로 유지되고 있을 때, 트랜지스터 PT1, NT1이 함께 온상태로 유지되고, 신호입력단자 Din에 입력한 신호가 래치 DLT를 통해, 플립플롭 La의 입력단자 D에 입력된다.
반대로, 펄스 CKP가 하이레벨, 네거티브의 펄스 XCKP가 로레벨로 유지되고 있을 때, 트랜지스터 PT1, NT1이 함께 오프상태로 유지된다. 이 상태에서는, 다이나믹래치 DLT의 출력단자의 신호레벨이, 당해 다이나믹래치 DLT의 출력단자의 기생용량에 의해, 유지된다.
도 32에 나타내고 있지 않은 펄스발생회로에 의해 발생하는 펄스 CKP 및 네거티브의 펄스 XCKP의 펄스폭이 충분히 좁으므로, 다이나믹래치 DLT에 의해, 그 펄스기간내에 입력신호레벨을 유지할 수 있다.
이로써, 플립플롭의 홀드타임을 짧게 할 수 있다. 또한, 회로의 구성을 복잡하게 하지 않고, 2개의 트랜지스터 PT1, NT1을 추가하는 것만으로 실현할 수 있다.
이상 설명한 바와 같이, 본 실시형태에 의하면, 플립플롭 La의 신호입력단자 D의 앞에, pMOS트랜지스터 PT1과 nMOS트랜지스터 NT1로 이루어지는 다이나믹래치 DLT를 설치하고, 펄스 CKP 및 네거티브의 펄스 XCKP의 짧은 펄스폭의 기간중만 입력신호가 당해 다이나믹래치 DLT에 의해 유지되므로, 회로의 구성을 복잡하게 하지 않고, 홀드타임을 짧게 설정할 수 있어, 스태틱형 플립플롭으로서 사용할 수 있다.
이상 설명한 바와 같이, 본 발명의 D플립플롭에 의하면, 종래의 D플립플롭은 1비트분에 마스터와 슬레이브의 2개의 스루래치를 사용하지만, 본 발명에서는 1개의 스루래치로 되므로, 복수비트분을 1개의 펄스발생회로에서 구동하는 경우에 면적이나 소비전력을 삭감할 수 있는 이점이 있다.
또 마스터래치가 생략되어 있으므로, 데이터를 수취하는 데에 필요한 세트업타임이 작아져, 고속동작이 가능하게 된다.
또, 종래의 펄스발생회로와 비교해서, 본 방식에서는 원래클록으로부터 펄스생성까지의 시간이 짧고, 그 결과 홀드타임도 작아, LSI설계에 사용한 경우에 타이밍설계/검증이 용이해 진다.
또한 본 발명에서는, 펄스 생성을 위한 지연게이트단수나 펄스발생회로로부터 래치를 구동하는 경우의 버퍼단수, 구동래치수에 제한을 두고 있으므로, 홀드타임이 작고, 또 세트업타임이 마이너스로 보이는 일도 거의 없고, 또 펄스발생회로와 래치부를 일체로서 등록해도 셀사이즈가 비교적 작으므로, 셀베이스방식의 LSI설계수법으로 이용하기 쉽다.
또, 동기이네이블기능을 추가할 경우, 본 방식에서는 펄스발생회로의 인버터를 NAND 또는 NOR로 치환하는 것만으로 되므로, 종래의 동기이네이블부착 플립플롭과 비교하여 회로사이즈, 소비전력이 작다.
또, 본 방식의 동기클리어, 동기프리세트기능 부가는, 종래의 동기클리어, 동기프리세트기능부착 D플립플롭과 비교하여 회로가 작다. 또 동작주파수의 저하도 적다.
또, 본 방식의 스루모드 부가에 의해, 원래클록이 하이레벨의 구간에서 스루모드로 되면 래치는 버퍼와 등가의 동작을 한다. 그러므로, 초기리세트를 위해 각 래치마다 비동기클리어를 부가하는 대신에 스루모드를 사용함으로써, 회로규모 증대나 동작속도 저하를 적게 할 수 있다.
또, 이 회로에 의해, 스캔테스트설계에 있어서 데이터패스중의 스캔플립플롭을 본 발명 스루모드부착 펄스구동플립플롭으로 하고, 스캔테스트시에는 펄스구동플립플롭을 스루모드로 하여, 연산게이트의 스캔테스트를 행함으로써, 스캔D플립플롭을 사용함에 따른 면적 오버헤드나 속도 저하를 줄일 수 있다.
또한 상기의 동기이네이블이나 스루모드 부가의 경우라도, 펄스 생성의 연산을 행하는 NAND게이트 이후의 회로는 변경이 없으므로 펄스 XCKP, CKP의 펄스파형의 무디어짐 등이 거의 증가하지 않고, 최고동작주파수의 열화도 적은 이점이 있다.
전술한 바와 같이, 본 발명에 대하여 바람직한 실시예를 참조하여 설명하였으나, 본 발명은 이러한 실시예에 한정되지 않고, 이 기술분야에서 숙련된 자는 본 발명의 사상 및 범위를 일탈하지 않고 여러 가지 변경 및 변형을 가할 수 있다는 것을 알 수 있다.

Claims (22)

  1. 클록신호에 따라, 입력신호를 유지하고 출력하는 플립플롭회로로서,
    상기 클록신호에 따라, 클록신호의 펄스폭보다 좁은 소정의 폭을 가지는 펄스를 생성하는 펄스발생회로와,
    상기 펄스발생회로에서 생성된 펄스의 입력타이밍으로 상기 입력신호를 유지하고, 유지한 신호를 출력하는 최소한 1개의 래치회로와
    를 가지는 것을 특징으로 하는 플립플롭회로.
  2. 제1항에 있어서, 상기 펄스발생회로는, 외부로부터의 동작제어신호에 따라 동작/정지상태가 제어되는 것을 특징으로 하는 플립플롭회로.
  3. 제1항에 있어서, 상기 펄스발생회로는, 외부로부터의 모드제어신호에 따라, 상기 클록신호 또는 생성된 상기 펄스의 어느 하나를 상기 래치회로에 공급하는 것을 특징으로 하는 플립플롭회로.
  4. 제1항에 있어서, 상기 펄스발생회로는, 외부로부터의 상태제어신호에 따라, 상기 펄스의 발생을 정지함으로써, 상기 래치회로의 새로운 신호입력을 저지하여, 상기 출력신호를 소정의 레벨로 유지시키는 것을 특징으로 하는 플립플롭회로.
  5. 제1항에 있어서, 상기 펄스발생회로는, 상기 생성된 펄스를 일단(一段)의 버퍼를 통해, 상기 래치회로에 출력하는 것을 특징으로 하는 플립플롭회로.
  6. 제1항에 있어서, 상기 펄스발생회로는, 상기 생성된 펄스를 일단의 인버터를 통해, 상기 래치회로에 출력하는 것을 특징으로 하는 플립플롭회로.
  7. 제1항에 있어서, 상기 래치회로는, 상기 클록신호와 비동기의 제어신호에 따라, 상기 출력신호를 소정의 레벨로 설정하는 레벨설정수단을 가지는 것을 특징으로 하는 플립플롭회로.
  8. 제1항에 있어서, 상기 래치회로의 입력단자에 접속되고, 상기 펄스기간의 시작에 있어서의 레벨변화에지에 있어서, 상기 입력신호를 받아들이고, 상기 펄스기간중, 받아들인 신호를 유지하는 다이나믹래치회로를 더 가지는 것을 특징으로 하는 플립플롭회로.
  9. 클록신호에 따라, 입력신호를 유지하고 출력하는 플립플롭회로로서,
    상기 클록신호를 정확히 소정의 시간만큼 지연하여, 지연클록신호를 출력하는 지연회로와,
    상기 클록신호와 상기 지연클록신호에 따라, 소정의 논리연산을 행하고, 상기 지연회로의 지연시간에 따른 클록신호의 폭보다 좁은 폭을 가지는 펄스를 생성하는 논리회로와,
    상기 논리회로에서 생성된 펄스의 입력타이밍으로 상기 입력신호를 유지하고, 유지한 신호를 출력하는 최소한 1개의 래치회로와
    를 가지는 플립플롭회로.
  10. 제9항에 있어서, 상기 지연회로는, 홀수개의 인버터가 직렬접속되어 구성되어 있는 것을 특징으로 하는 플립플롭회로.
  11. 제9항에 있어서, 상기 지연회로는, 3개의 인버터가 직렬접속되어 구성되어 있는 것을 특징으로 하는 플립플롭회로.
  12. 제9항에 있어서, 상기 논리회로는, 상기 클록신호와 상기 지연클록신호의 반전논리적(反轉論理積) 또는 논리적 또는 그 양쪽을 출력하는 논리회로에 의해 구성되어 있는 것을 특징으로 하는 플립플롭회로.
  13. 제9항에 있어서, 상기 래치회로는, 상기 펄스기간중에, 상기 입력신호를 내부의 기억노드에 입력하는 제1의 게이트와,
    상기 펄스기간 이외의 때, 귀환루프를 형성하여, 상기 기억노드의 신호를 유지시키는 제2의 게이트와를 가지는 것을 특징으로 하는 플립플롭회로.
  14. 제13항에 있어서, 상기 귀환루프는, 2개의 인버터와 상기 제2의 게이트와에 의해 구성되고,
    상기 2개의 인버터는, 상기 기억노드와 상기 제2의 게이트의 입력단자 사이에 직렬접속되고, 당해 제2의 게이트의 출력단자는, 상기 기억노드에 접속되어 있는 것을 특징으로 하는 플립플롭회로.
  15. 제9항에 있어서, 상기 펄스에 의해 구동되고 있는 상기 래치회로의 수는, 8 이하인 것을 특징으로 하는 플립플롭회로.
  16. 제9항에 있어서, 상기 지연회로는, 외부로부터의 상태제어신호에 따라, 출력신호를 소정의 레벨로 유지하는 것을 특징으로 하는 플립플롭회로.
  17. 제9항에 있어서, 상기 래치회로는, 상기 클록신호의 비동기의 제어신호에 따라, 상기 출력신호를 소정의 레벨로 유지하는 레벨설정수단을 가지는 것을 특징으로 하는 플립플롭회로.
  18. 제9항에 있어서, 상기 지연회로 및 상기 래치회로는, 공통의 동작제어신호에 따라, 각각의 출력신호레벨이 제어되는 것을 특징으로 하는 플립플롭회로.
  19. 제9항에 있어서, 상기 각 래치회로의 입력단자에 접속되고, 상기 펄스기간의 시작에 있어서의 레벨변화에지에 있어서, 상기 입력신호를 받아들이고, 상기 펄스기간중, 받아들인 신호를 유지하는 다이나믹래치회로를 더 가지는 것을 특징으로 하는 플립플롭회로.
  20. 최소한 1개의 단위셀을 사용하여, 원하는 회로시스템을 구축하는 회로설계시스템으로서,
    상기 단위셀은, 상기 클록신호에 따라, 소정의 폭을 가지는 펄스를 생성하는 펄스발생회로와,
    상기 펄스발생회로에서 생성된 펄스의 입력타이밍으로 외부로부터의 입력신호를 유지하고, 유지한 신호를 출력하는 최소한 1개의 래치회로와
    를 가지는 것을 특징으로 하는 회로설계시스템.
  21. 제20항에 있어서, 상기 단위셀을 구성하는 래치회로의 수는, 8 이하인 것을 특징으로 하는 회로설계시스템.
  22. 제20항에 있어서, 상기 펄스발생회로에 의해 생성된 펄스의 폭은, 상기 래치회로를 충분히 구동할 수 있는 정도로 설정되는 것을 특징으로 하는 회로설계시스템.
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US9130550B2 (en) 2013-06-14 2015-09-08 Samsung Electronics Co., Ltd. Semiconductor device and method for operating the same
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