JPH02287828A - プリフェッチ制御方式 - Google Patents
プリフェッチ制御方式Info
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- JPH02287828A JPH02287828A JP11032089A JP11032089A JPH02287828A JP H02287828 A JPH02287828 A JP H02287828A JP 11032089 A JP11032089 A JP 11032089A JP 11032089 A JP11032089 A JP 11032089A JP H02287828 A JPH02287828 A JP H02287828A
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- 238000000034 method Methods 0.000 claims description 10
- 230000004044 response Effects 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 230000007423 decrease Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目次〕
概要
産業上の利用分野
従来の技術(第3図)
発明が解決しようとする課題
課題を解決するための手段(第1図)
作用
実施例
fa) 一実施例の説明(第2図)
(b) 他の実施例の説明
発明の効果
〔概要〕
プロセンサのプリフェッチ要求によりメモリから予め命
令等を先取りしておくプリフェッチ制御方式に関し、 シスヲーム・スループント チを実現することを1」的とし、 プロセッサからのプリフェッチ要求によって、バンク分
割されたメモリから命令やデータを予めバッファメモリ
に先取りしておくプリンx 7チ制外方式において、該
メモリのバンクビジー故を検出する検出手段と、該検出
したバンクビジー数と予め定めた闇値とを比較する比較
手段とを設+)、該比較手段によって該バンクビジー数
が閾埴以l・と判定された場合に、受付けたプリフェッ
チ要求を抑止又は取消すようにした。
令等を先取りしておくプリフェッチ制御方式に関し、 シスヲーム・スループント チを実現することを1」的とし、 プロセッサからのプリフェッチ要求によって、バンク分
割されたメモリから命令やデータを予めバッファメモリ
に先取りしておくプリンx 7チ制外方式において、該
メモリのバンクビジー故を検出する検出手段と、該検出
したバンクビジー数と予め定めた闇値とを比較する比較
手段とを設+)、該比較手段によって該バンクビジー数
が閾埴以l・と判定された場合に、受付けたプリフェッ
チ要求を抑止又は取消すようにした。
本発明は、プロセッサのプリフェッチ要求によりメモリ
から予め命令等を先取りしておくプリフェッチ制御方式
に関する。
から予め命令等を先取りしておくプリフェッチ制御方式
に関する。
プロセッサを高速動作さ−けるための先行制御11技術
の一つとしてプリフェッチ(先11フェッチ)制御卸が
知られている。
の一つとしてプリフェッチ(先11フェッチ)制御卸が
知られている。
プリフェッチ(pre−fetch)は、将来必要と思
われる命令やデータを予め主記憶から高速バッファに読
出しておくごとにより、読出しと現在の処理とを並行的
に行うことであり、先取り制御とも称されている。
われる命令やデータを予め主記憶から高速バッファに読
出しておくごとにより、読出しと現在の処理とを並行的
に行うことであり、先取り制御とも称されている。
このようなプリフェッチ制御は、将来必要と思ねれる命
令等を先取りするため、大量に行うと、メモリのビジー
状態を増加させてしまうため、その対策が求められてい
る。
令等を先取りするため、大量に行うと、メモリのビジー
状態を増加させてしまうため、その対策が求められてい
る。
[従来の技術]
第3図は従来技術の説明図である。
第3図(A)中、■はプロセッサ、2はメモリコントロ
ールユニット、3はバンク分割されたメインメモリであ
り、10は先取りバッファである。
ールユニット、3はバンク分割されたメインメモリであ
り、10は先取りバッファである。
プリフェッチ動作は、プロセンサ1のプリフェッチ要求
により、メモリコントロールユニット2が、メインメモ
リ3をアクセスし、先取リハソファ10へ予め命令やデ
ータを格納しておくものである。
により、メモリコントロールユニット2が、メインメモ
リ3をアクセスし、先取リハソファ10へ予め命令やデ
ータを格納しておくものである。
このプロセッサ1のアクセスはローカリティ性があるた
め、ハードウェアによって自動的にアクセスのあったア
ドレスの周辺のデータをメモリ3から読み出して、後続
命令の読み出しの即時性や先取りバッファ10のヒソ1
−率の向上を図っている。
め、ハードウェアによって自動的にアクセスのあったア
ドレスの周辺のデータをメモリ3から読み出して、後続
命令の読み出しの即時性や先取りバッファ10のヒソ1
−率の向上を図っている。
このようなブラフ1.ツチB111 i卸を行うメモリ
コンI−ロールユニν1〜2は、第;3図(13)&こ
示ずように、プロセッサ1のプリフェッチ要求を受付L
Jろボー1−20−0〜20−nと、ボー +−2(]
−(1〜20−nに受付けられたプリフェッチ要求の優
先権を判定する優先権回路21と、優先権を獲得した要
求を格納するレジスタ22と、レジスタ22の要求に応
してメモリ3のアクセスされたバンクを識別し、そのバ
ンクのビジ 信号を発律するバンクビジー制御回路23
とを有している。
コンI−ロールユニν1〜2は、第;3図(13)&こ
示ずように、プロセッサ1のプリフェッチ要求を受付L
Jろボー1−20−0〜20−nと、ボー +−2(]
−(1〜20−nに受付けられたプリフェッチ要求の優
先権を判定する優先権回路21と、優先権を獲得した要
求を格納するレジスタ22と、レジスタ22の要求に応
してメモリ3のアクセスされたバンクを識別し、そのバ
ンクのビジ 信号を発律するバンクビジー制御回路23
とを有している。
そして、レジスタ22の要求により、メインメモリ3の
バンクアクセスがなされ、バンクビジ制御回路23のバ
ンクビジー信−士により、イΩ先権回路21において、
当該バンクへの要求が抑止され、競合が防止される。
バンクアクセスがなされ、バンクビジ制御回路23のバ
ンクビジー信−士により、イΩ先権回路21において、
当該バンクへの要求が抑止され、競合が防止される。
しかしながら、プリフェッチ動作は、実際の処理動作に
基づいて行われるものではないため、大量に行うと、か
えってメインメモリ3のビジー状態を増加させてしまう
。
基づいて行われるものではないため、大量に行うと、か
えってメインメモリ3のビジー状態を増加させてしまう
。
このため、本来処理に必要なアクセスのじゃまになり、
本来の処理を遅らせてしまい、システム・スルーブリ1
−が悪化するという問題があった。
本来の処理を遅らせてしまい、システム・スルーブリ1
−が悪化するという問題があった。
従って、本発明は、システム・スループッI−を向−1
ニしたプリフェッチを行うことのできるプリフェッチ制
窃1方式を提供することをLI的とする。
ニしたプリフェッチを行うことのできるプリフェッチ制
窃1方式を提供することをLI的とする。
[課題を解決するための手段]
第1図は本発明の原理図である。
本発明は、第1図に示すように、プロセンサ1からのプ
リフェッチ要求によって、バンク分割されたメモリ3か
ら命令やデータを予めバッファメモリ10に先取りして
おくプリフェッチ制御方式において、該メモリ3のバン
クビジー故を検出する検出手段24と、該検出したバン
クビジー数と予め定めた闇値とを比較する比較手段25
とを設け、該比較手段25によって該バンクビジー数が
闇値以上と判定された場合に、受付けたプリフェッチ要
求を抑止又は取消すようにしたものである。
リフェッチ要求によって、バンク分割されたメモリ3か
ら命令やデータを予めバッファメモリ10に先取りして
おくプリフェッチ制御方式において、該メモリ3のバン
クビジー故を検出する検出手段24と、該検出したバン
クビジー数と予め定めた闇値とを比較する比較手段25
とを設け、該比較手段25によって該バンクビジー数が
闇値以上と判定された場合に、受付けたプリフェッチ要
求を抑止又は取消すようにしたものである。
本発明では、プリ7y、ツチ要求によってメモリ3の使
用率が高くなると、受イ・]げた]プリフェッチ要を抑
止して、使用率が低下するまで一定時間待たせるか、あ
るいは受イ」りたプリフェッチ要求そのものを取り消し
てしまうようにして、プリフェッチによるメモリ3の使
用率を抑えるようにしている。
用率が高くなると、受イ・]げた]プリフェッチ要を抑
止して、使用率が低下するまで一定時間待たせるか、あ
るいは受イ」りたプリフェッチ要求そのものを取り消し
てしまうようにして、プリフェッチによるメモリ3の使
用率を抑えるようにしている。
このメモリ3の使用率を検出するには、メモリ3のバン
クビジー故を検出すればよく、少量のハトウェアの追加
で、システム・スルーブノI・を低下させないプリフェ
ッチが可能となる。
クビジー故を検出すればよく、少量のハトウェアの追加
で、システム・スルーブノI・を低下させないプリフェ
ッチが可能となる。
(実施例]
(a)一実施例の説明
第2図は本発明の詳細な説明図である。
図中、第1図及び第53図で説明したものと同一のちの
は、同一の記号で示しである。
は、同一の記号で示しである。
バンクビジー制御11回路23は、レジスタ22のプリ
フェッチ要求をデコードし、メモリ3のどのバンクへの
アクセスかを出力するデコーダ23aと、デコーダ23
の出力によって対応するバンクアクセス時セットされ、
バンクビジー信号を優先権回路21に出力するバンク数
分EのフリップフロップFFI〜FFI!、と、レジス
タ22の要求をシフトし、メモリ3の1サイクル終了時
バンクビジー・リセット信号を発生する1サイクル分m
の制御パイプライン23bと、制御パイプライン23b
の2本のバンクビジー・リセッ1−信号のオアをとるオ
ア回路ORを有している。
フェッチ要求をデコードし、メモリ3のどのバンクへの
アクセスかを出力するデコーダ23aと、デコーダ23
の出力によって対応するバンクアクセス時セットされ、
バンクビジー信号を優先権回路21に出力するバンク数
分EのフリップフロップFFI〜FFI!、と、レジス
タ22の要求をシフトし、メモリ3の1サイクル終了時
バンクビジー・リセット信号を発生する1サイクル分m
の制御パイプライン23bと、制御パイプライン23b
の2本のバンクビジー・リセッ1−信号のオアをとるオ
ア回路ORを有している。
検出回路24は、カウンタで構成され、レジスタ22の
メモリ3への起動信号によりカウントアツプし、制御パ
イプライン23bのバンクビジ・リセット信号のOR信
号によってカウントダウンし、現在のバンクビジー故を
計数する。
メモリ3への起動信号によりカウントアツプし、制御パ
イプライン23bのバンクビジ・リセット信号のOR信
号によってカウントダウンし、現在のバンクビジー故を
計数する。
比較回路25は、予めスギャンなどで闇値(MBMAX
)がセットされるレジスタ25aと、カウンタ24のバ
ンクビジー数と、レジスタ25aの閾値MBMAχとを
比較して、バンクビジー数が閾値を越えた場合出力を発
する比較器25bとで構成されており、比較出力によっ
て実線のように優先権回路21でのプリフェッチ要求の
選択を抑11:、するか、又は点線のようにボ 1・2
0−0〜20−nのプリフェッチ要求をリセットして、
取消す。
)がセットされるレジスタ25aと、カウンタ24のバ
ンクビジー数と、レジスタ25aの閾値MBMAχとを
比較して、バンクビジー数が閾値を越えた場合出力を発
する比較器25bとで構成されており、比較出力によっ
て実線のように優先権回路21でのプリフェッチ要求の
選択を抑11:、するか、又は点線のようにボ 1・2
0−0〜20−nのプリフェッチ要求をリセットして、
取消す。
この構成の動作を説明すると、あるプロセッサ0〜nか
らのプリフェッチ要求は、対応するホト20−0〜20
−nによって受付けられ、優先捲回B21によって優先
権に従って選択され、レジスタ22にセットされる。
らのプリフェッチ要求は、対応するホト20−0〜20
−nによって受付けられ、優先捲回B21によって優先
権に従って選択され、レジスタ22にセットされる。
レジスタ22の要求は、メインメモリ3を起動し、アク
セスするとともに、デコーダ23 aでどのバンクへの
アクセスかがデコードされ、ハング対応のフリップフロ
ップFFI〜FFfのいずれかがセットされる。
セスするとともに、デコーダ23 aでどのバンクへの
アクセスかがデコードされ、ハング対応のフリップフロ
ップFFI〜FFfのいずれかがセットされる。
このフリップフロップF F I〜F F ffiのセ
ットにより、そのバンクのバンクビジー信号が出力され
、優先権回路21でそのバンクへのプリフェッチ要求が
抑止される。
ットにより、そのバンクのバンクビジー信号が出力され
、優先権回路21でそのバンクへのプリフェッチ要求が
抑止される。
これとともに、今アクセスしたプリフェッチ要求が、制
御パイプライン23bに入力される。
御パイプライン23bに入力される。
制御パイプライン231〕は、−マシンサイクル分のた
め、シフトにより当該プリフェッチ要求が制御パイプラ
イン23bを通過すると、当該バンクへのアクセスが終
了したことになり、バンクビジー・リセット信号が発せ
られる。
め、シフトにより当該プリフェッチ要求が制御パイプラ
イン23bを通過すると、当該バンクへのアクセスが終
了したことになり、バンクビジー・リセット信号が発せ
られる。
このバンクビジー・リセッ1−信号によって当該対応す
るバンクのフリップフロップF F 1〜FF!かリセ
ットされ、ハンクビジ−イ言号がオフとなり、優先権回
路21での当該バンクの選択の抑止が解除される。
るバンクのフリップフロップF F 1〜FF!かリセ
ットされ、ハンクビジ−イ言号がオフとなり、優先権回
路21での当該バンクの選択の抑止が解除される。
一方、カウンタ24は、レジスタ22のメモリ3への起
動信号によりカウントアンプし、制御パイプライン23
bの2本のバンクビジー・リセット信号のオア回路OR
によるオア信号によってカウントダウンする。
動信号によりカウントアンプし、制御パイプライン23
bの2本のバンクビジー・リセット信号のオア回路OR
によるオア信号によってカウントダウンする。
従って、カウンタ24は、(バンク起動数−アクセス終
了数)、即ち現在の使用バンク数(バンクビジー数)を
刻々と計数している。
了数)、即ち現在の使用バンク数(バンクビジー数)を
刻々と計数している。
比較回路25では、カウンタ24のハンクヒジ数とレジ
スタ25aの閾(i1’l: M 13 MΔXとを比
較し、バンクビジー数が闇値MBMAXを越えると、実
線のように、優先権回路2Iにプリフェッチ要求の抑止
出力を加え、バンクビジー数が減少ずろまで、プリフェ
ッチ要求の選択を待たせる。
スタ25aの閾(i1’l: M 13 MΔXとを比
較し、バンクビジー数が闇値MBMAXを越えると、実
線のように、優先権回路2Iにプリフェッチ要求の抑止
出力を加え、バンクビジー数が減少ずろまで、プリフェ
ッチ要求の選択を待たせる。
又、他の方法として、比較回路25の比較出力を点線の
ように、ボート20−0〜20− nに)川え、受付4
Jたプリフェッチ要求自体をリセッl−L取消すように
してもよい。
ように、ボート20−0〜20− nに)川え、受付4
Jたプリフェッチ要求自体をリセッl−L取消すように
してもよい。
メインメモリ3のバンク数は一般に2”で47.y成さ
れるので、カウンタ24及びレジスタ25aはたかだか
Pビットであり、比較器25bを加えても、少量のハー
ドウェアの追加で、システム・スループットを低下させ
ないブリフy−7チがOJ能となる。
れるので、カウンタ24及びレジスタ25aはたかだか
Pビットであり、比較器25bを加えても、少量のハー
ドウェアの追加で、システム・スループットを低下させ
ないブリフy−7チがOJ能となる。
(b) 他の実施例の説明
−1−述の実施例では、複数のプl:Iセッサが1つの
メインメモリを共有するシステムの例で説明したが、単
一のプロセッサであってもよく、又プリフェッチ制@′
I1機構をメモリコントローラ2に設けた例で説明した
が、プロセッサ1内に設けてもよい。
メインメモリを共有するシステムの例で説明したが、単
一のプロセッサであってもよく、又プリフェッチ制@′
I1機構をメモリコントローラ2に設けた例で説明した
が、プロセッサ1内に設けてもよい。
以上本発明を実施例により説明したが、本発明は本発明
の主旨に従い種々の変形が可能であり、本発明からこれ
らを排除するものではない。
の主旨に従い種々の変形が可能であり、本発明からこれ
らを排除するものではない。
以−1−説明した様に、本発明によれば、以下の効果を
奏する。
奏する。
■ バンクビジー数が閾値以上の時に、メモリの使用率
が高いとして、プリフェッチを抑止又は取消しているの
で、メモリの使用率が闇値基」−にはならず、本来のア
クセスを邪魔しないシステム・スループントの優れたプ
リフェッチ制御が可能となるという効果を奏する。
が高いとして、プリフェッチを抑止又は取消しているの
で、メモリの使用率が闇値基」−にはならず、本来のア
クセスを邪魔しないシステム・スループントの優れたプ
リフェッチ制御が可能となるという効果を奏する。
■ 又、メモリの使用率をバンクビジー数の検出によっ
て検出しているので、少量のハードウェアの追加で係る
機能を実現できるという効果も奏し、容易に且つ低価格
で係る機能を追加できる。
て検出しているので、少量のハードウェアの追加で係る
機能を実現できるという効果も奏し、容易に且つ低価格
で係る機能を追加できる。
第1図は本発明の原理図、
第2図は本発明の詳細な説明図、
第3図は従来技術の説明図である。
図中、1−プロセッサ、
2−メモリコントロ
3− メインメモリ、
IO−バッファメモリ、
24−検出回路、
25−比較器、¥3゜
ルユニント、
Claims (1)
- 【特許請求の範囲】 プロセッサ(1)からのプリフェッチ要求によって、バ
ンク分割されたメモリ(3)から命令やデータを予めバ
ッファメモリ(10)に先取りしておくプリフェッチ制
御方式において、 該メモリ(3)のバンクビジー故を検出する検出手段(
24)と、 該検出したバンクビジー数と予め定めた闇値とを比較す
る比較手段(25)とを設け、 該比較手段(25)によって該バンクビジー数が闇値以
上と判定された場合に、受付けたプリフェッチ要求を抑
止又は取消すようにしたことを特徴とするプリフェッチ
制御方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11032089A JPH02287828A (ja) | 1989-04-28 | 1989-04-28 | プリフェッチ制御方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11032089A JPH02287828A (ja) | 1989-04-28 | 1989-04-28 | プリフェッチ制御方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02287828A true JPH02287828A (ja) | 1990-11-27 |
Family
ID=14532736
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11032089A Pending JPH02287828A (ja) | 1989-04-28 | 1989-04-28 | プリフェッチ制御方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02287828A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07295878A (ja) * | 1994-04-27 | 1995-11-10 | Kofu Nippon Denki Kk | 主記憶リクエスト制御装置 |
US6173392B1 (en) | 1997-04-12 | 2001-01-09 | Nec Corporation | Prefetch controller automatically updating history addresses |
JP2006053857A (ja) * | 2004-08-16 | 2006-02-23 | Fujitsu Ltd | システム制御装置、投機フェッチ方法および情報処理装置 |
JP2008159057A (ja) * | 2006-12-22 | 2008-07-10 | Intel Corp | ダイナミック・ランダムアクセスメモリからスタティック・ランダムアクセスメモリへのプリフェッチ |
JP2011504274A (ja) * | 2007-11-19 | 2011-02-03 | クゥアルコム・インコーポレイテッド | バスアクセス要求の選択的除外 |
JP2016507836A (ja) * | 2013-01-21 | 2016-03-10 | クアルコム,インコーポレイテッド | ループのデータプリフェッチ要求をキャンセルするための方法および装置 |
-
1989
- 1989-04-28 JP JP11032089A patent/JPH02287828A/ja active Pending
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07295878A (ja) * | 1994-04-27 | 1995-11-10 | Kofu Nippon Denki Kk | 主記憶リクエスト制御装置 |
US6173392B1 (en) | 1997-04-12 | 2001-01-09 | Nec Corporation | Prefetch controller automatically updating history addresses |
JP2006053857A (ja) * | 2004-08-16 | 2006-02-23 | Fujitsu Ltd | システム制御装置、投機フェッチ方法および情報処理装置 |
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JP4658112B2 (ja) * | 2006-12-22 | 2011-03-23 | インテル コーポレイション | ダイナミック・ランダムアクセスメモリからスタティック・ランダムアクセスメモリへのプリフェッチ |
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JP2014053016A (ja) * | 2007-11-19 | 2014-03-20 | Qualcomm Incorporated | バスアクセス要求の選択的除外 |
JP2016507836A (ja) * | 2013-01-21 | 2016-03-10 | クアルコム,インコーポレイテッド | ループのデータプリフェッチ要求をキャンセルするための方法および装置 |
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