JPH02287828A - プリフェッチ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術（第３図） 発明が解決しようとする課題 課題を解決するための手段（第１図） 作用 実施例 ｆａ）　　一実施例の説明（第２図） （ｂ）　　他の実施例の説明 発明の効果 〔概要〕 プロセンサのプリフェッチ要求によりメモリから予め命
令等を先取りしておくプリフェッチ制御方式に関し、 シスヲーム・スループント チを実現することを１」的とし、 プロセッサからのプリフェッチ要求によって、バンク分
割されたメモリから命令やデータを予めバッファメモリ
に先取りしておくプリンｘ　７チ制外方式において、該
メモリのバンクビジー故を検出する検出手段と、該検出
したバンクビジー数と予め定めた闇値とを比較する比較
手段とを設＋）、該比較手段によって該バンクビジー数
が閾埴以ｌ・と判定された場合に、受付けたプリフェッ
チ要求を抑止又は取消すようにした。

〔産業上の利用分野〕

本発明は、プロセッサのプリフェッチ要求によりメモリ
から予め命令等を先取りしておくプリフェッチ制御方式
に関する。

プロセッサを高速動作さ−けるための先行制御１１技術
の一つとしてプリフェッチ（先１１フェッチ）制御卸が
知られている。

プリフェッチ（ｐｒｅ−ｆｅｔｃｈ）は、将来必要と思
われる命令やデータを予め主記憶から高速バッファに読
出しておくごとにより、読出しと現在の処理とを並行的
に行うことであり、先取り制御とも称されている。

このようなプリフェッチ制御は、将来必要と思ねれる命
令等を先取りするため、大量に行うと、メモリのビジー
状態を増加させてしまうため、その対策が求められてい
る。

［従来の技術］ 第３図は従来技術の説明図である。

第３図（Ａ）中、■はプロセッサ、２はメモリコントロ
ールユニット、３はバンク分割されたメインメモリであ
り、１０は先取りバッファである。

プリフェッチ動作は、プロセンサ１のプリフェッチ要求
により、メモリコントロールユニット２が、メインメモ
リ３をアクセスし、先取リハソファ１０へ予め命令やデ
ータを格納しておくものである。

このプロセッサ１のアクセスはローカリティ性があるた
め、ハードウェアによって自動的にアクセスのあったア
ドレスの周辺のデータをメモリ３から読み出して、後続
命令の読み出しの即時性や先取りバッファ１０のヒソ１
−率の向上を図っている。

このようなブラフ１．ツチＢ１１１　ｉ卸を行うメモリ
コンＩ−ロールユニν１〜２は、第；３図（１３）＆こ
示ずように、プロセッサ１のプリフェッチ要求を受付Ｌ
Ｊろボー１−２０−０〜２０−ｎと、ボー　＋−２（］
−（１〜２０−ｎに受付けられたプリフェッチ要求の優
先権を判定する優先権回路２１と、優先権を獲得した要
求を格納するレジスタ２２と、レジスタ２２の要求に応
してメモリ３のアクセスされたバンクを識別し、そのバ
ンクのビジ　信号を発律するバンクビジー制御回路２３
とを有している。

そして、レジスタ２２の要求により、メインメモリ３の
バンクアクセスがなされ、バンクビジ制御回路２３のバ
ンクビジー信−士により、イΩ先権回路２１において、
当該バンクへの要求が抑止され、競合が防止される。

〔発明が解決しようとする課題〕

しかしながら、プリフェッチ動作は、実際の処理動作に
基づいて行われるものではないため、大量に行うと、か
えってメインメモリ３のビジー状態を増加させてしまう
。

このため、本来処理に必要なアクセスのじゃまになり、
本来の処理を遅らせてしまい、システム・スルーブリ１
−が悪化するという問題があった。

従って、本発明は、システム・スループッＩ−を向−１
ニしたプリフェッチを行うことのできるプリフェッチ制
窃１方式を提供することをＬＩ的とする。

［課題を解決するための手段］ 第１図は本発明の原理図である。

本発明は、第１図に示すように、プロセンサ１からのプ
リフェッチ要求によって、バンク分割されたメモリ３か
ら命令やデータを予めバッファメモリ１０に先取りして
おくプリフェッチ制御方式において、該メモリ３のバン
クビジー故を検出する検出手段２４と、該検出したバン
クビジー数と予め定めた闇値とを比較する比較手段２５
とを設け、該比較手段２５によって該バンクビジー数が
闇値以上と判定された場合に、受付けたプリフェッチ要
求を抑止又は取消すようにしたものである。

〔作用〕

本発明では、プリ７ｙ、ツチ要求によってメモリ３の使
用率が高くなると、受イ・］げた］プリフェッチ要を抑
止して、使用率が低下するまで一定時間待たせるか、あ
るいは受イ」りたプリフェッチ要求そのものを取り消し
てしまうようにして、プリフェッチによるメモリ３の使
用率を抑えるようにしている。

このメモリ３の使用率を検出するには、メモリ３のバン
クビジー故を検出すればよく、少量のハトウェアの追加
で、システム・スルーブノＩ・を低下させないプリフェ
ッチが可能となる。

（実施例］ （ａ）一実施例の説明 第２図は本発明の詳細な説明図である。

図中、第１図及び第５３図で説明したものと同一のちの
は、同一の記号で示しである。

バンクビジー制御１１回路２３は、レジスタ２２のプリ
フェッチ要求をデコードし、メモリ３のどのバンクへの
アクセスかを出力するデコーダ２３ａと、デコーダ２３
の出力によって対応するバンクアクセス時セットされ、
バンクビジー信号を優先権回路２１に出力するバンク数
分ＥのフリップフロップＦＦＩ〜ＦＦＩ！、と、レジス
タ２２の要求をシフトし、メモリ３の１サイクル終了時
バンクビジー・リセット信号を発生する１サイクル分ｍ
の制御パイプライン２３ｂと、制御パイプライン２３ｂ
の２本のバンクビジー・リセッ１−信号のオアをとるオ
ア回路ＯＲを有している。

検出回路２４は、カウンタで構成され、レジスタ２２の
メモリ３への起動信号によりカウントアツプし、制御パ
イプライン２３ｂのバンクビジ・リセット信号のＯＲ信
号によってカウントダウンし、現在のバンクビジー故を
計数する。

比較回路２５は、予めスギャンなどで闇値（ＭＢＭＡＸ
）がセットされるレジスタ２５ａと、カウンタ２４のバ
ンクビジー数と、レジスタ２５ａの閾値ＭＢＭＡχとを
比較して、バンクビジー数が閾値を越えた場合出力を発
する比較器２５ｂとで構成されており、比較出力によっ
て実線のように優先権回路２１でのプリフェッチ要求の
選択を抑１１：、するか、又は点線のようにボ　１・２
０−０〜２０−ｎのプリフェッチ要求をリセットして、
取消す。

この構成の動作を説明すると、あるプロセッサ０〜ｎか
らのプリフェッチ要求は、対応するホト２０−０〜２０
−ｎによって受付けられ、優先捲回Ｂ２１によって優先
権に従って選択され、レジスタ２２にセットされる。

レジスタ２２の要求は、メインメモリ３を起動し、アク
セスするとともに、デコーダ２３　ａでどのバンクへの
アクセスかがデコードされ、ハング対応のフリップフロ
ップＦＦＩ〜ＦＦｆのいずれかがセットされる。

このフリップフロップＦ　Ｆ　Ｉ〜Ｆ　Ｆ　ｆｆｉのセ
ットにより、そのバンクのバンクビジー信号が出力され
、優先権回路２１でそのバンクへのプリフェッチ要求が
抑止される。

これとともに、今アクセスしたプリフェッチ要求が、制
御パイプライン２３ｂに入力される。

制御パイプライン２３１〕は、−マシンサイクル分のた
め、シフトにより当該プリフェッチ要求が制御パイプラ
イン２３ｂを通過すると、当該バンクへのアクセスが終
了したことになり、バンクビジー・リセット信号が発せ
られる。

このバンクビジー・リセッ１−信号によって当該対応す
るバンクのフリップフロップＦ　Ｆ　１〜ＦＦ！かリセ
ットされ、ハンクビジ−イ言号がオフとなり、優先権回
路２１での当該バンクの選択の抑止が解除される。

一方、カウンタ２４は、レジスタ２２のメモリ３への起
動信号によりカウントアンプし、制御パイプライン２３
ｂの２本のバンクビジー・リセット信号のオア回路ＯＲ
によるオア信号によってカウントダウンする。

従って、カウンタ２４は、（バンク起動数−アクセス終
了数）、即ち現在の使用バンク数（バンクビジー数）を
刻々と計数している。

比較回路２５では、カウンタ２４のハンクヒジ数とレジ
スタ２５ａの閾（ｉ１’ｌ：　Ｍ　１３　ＭΔＸとを比
較し、バンクビジー数が闇値ＭＢＭＡＸを越えると、実
線のように、優先権回路２Ｉにプリフェッチ要求の抑止
出力を加え、バンクビジー数が減少ずろまで、プリフェ
ッチ要求の選択を待たせる。

又、他の方法として、比較回路２５の比較出力を点線の
ように、ボート２０−０〜２０−　ｎに）川え、受付４
Ｊたプリフェッチ要求自体をリセッｌ−Ｌ取消すように
してもよい。

メインメモリ３のバンク数は一般に２”で４７．ｙ成さ
れるので、カウンタ２４及びレジスタ２５ａはたかだか
Ｐビットであり、比較器２５ｂを加えても、少量のハー
ドウェアの追加で、システム・スループットを低下させ
ないブリフｙ−７チがＯＪ能となる。

（ｂ）　　他の実施例の説明 −１−述の実施例では、複数のプｌ：Ｉセッサが１つの
メインメモリを共有するシステムの例で説明したが、単
一のプロセッサであってもよく、又プリフェッチ制＠′
Ｉ１機構をメモリコントローラ２に設けた例で説明した
が、プロセッサ１内に設けてもよい。

以上本発明を実施例により説明したが、本発明は本発明
の主旨に従い種々の変形が可能であり、本発明からこれ
らを排除するものではない。

〔発明の効果〕

以−１−説明した様に、本発明によれば、以下の効果を
奏する。

■　バンクビジー数が閾値以上の時に、メモリの使用率
が高いとして、プリフェッチを抑止又は取消しているの
で、メモリの使用率が闇値基」−にはならず、本来のア
クセスを邪魔しないシステム・スループントの優れたプ
リフェッチ制御が可能となるという効果を奏する。

■　又、メモリの使用率をバンクビジー数の検出によっ
て検出しているので、少量のハードウェアの追加で係る
機能を実現できるという効果も奏し、容易に且つ低価格
で係る機能を追加できる。

【図面の簡単な説明】

第１図は本発明の原理図、 第２図は本発明の詳細な説明図、 第３図は従来技術の説明図である。 図中、１−プロセッサ、 ２−メモリコントロ ３−　メインメモリ、 ＩＯ−バッファメモリ、 ２４−検出回路、 ２５−比較器、￥３゜ ルユニント、

Claims (1)

1. 【特許請求の範囲】 プロセッサ（１）からのプリフェッチ要求によって、バ
   ンク分割されたメモリ（３）から命令やデータを予めバ
   ッファメモリ（１０）に先取りしておくプリフェッチ制
   御方式において、 該メモリ（３）のバンクビジー故を検出する検出手段（
   ２４）と、 該検出したバンクビジー数と予め定めた闇値とを比較す
   る比較手段（２５）とを設け、 該比較手段（２５）によって該バンクビジー数が闇値以
   上と判定された場合に、受付けたプリフェッチ要求を抑
   止又は取消すようにしたことを特徴とするプリフェッチ
   制御方式。