JPH0330022A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH0330022A JPH0330022A JP1166082A JP16608289A JPH0330022A JP H0330022 A JPH0330022 A JP H0330022A JP 1166082 A JP1166082 A JP 1166082A JP 16608289 A JP16608289 A JP 16608289A JP H0330022 A JPH0330022 A JP H0330022A
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- Japan
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- error
- buffer
- signal
- instruction
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- Pending
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- 230000007257 malfunction Effects 0.000 claims abstract description 28
- 230000010365 information processing Effects 0.000 claims description 8
- 230000000694 effects Effects 0.000 claims description 4
- 230000002401 inhibitory effect Effects 0.000 claims description 2
- 238000001514 detection method Methods 0.000 description 13
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 2
Landscapes
- Advance Control (AREA)
- Retry When Errors Occur (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔産業上の利用分野〕
本発明はパイプライン構成の情報処理装置に関し、特に
命令プリフェッチ部と演算実行部間にあるバッファの制
御方式に関する。 〔従来の技術] 従来、パイプライン構成の情報処理装置においてはプリ
フェッチ部と演算実行部間の実行速度の差を吸収するこ
とを目的としてバッファが設けられている。 ある命令の実行速度が例えばプリフェッチ部ではIT、
演算実行部では3Tかかるような場合で同様の命令が連
続してもプリフェッチ部は処理結果として演算実行部へ
受け渡す各制御情報をバッファへ格納することにより、
演算実行部での処理状況を意識することなく次の命令の
処理へ移ることができる.逆に、プリフェッチ部で3T
、演算実行部でITかかる命令が現れても演算実行部は
バッファ内の制御情報が尽きるまでプリフエツチ部の処
理状況を意識することなく順次命令を処理できる.バッ
ファが一杯になった場合、ブリフエツチ部が次にバッフ
ァに書込まないようにプリフェッチ部にフル信号を送り
、プリフェッチ部を待ち状態にする.この待ち状態は演
算実行部がバッファより読出し、バッファに空きができ
た時に解除される.バッファが空になった場合、演算実
行部へエンブティ信号を送り、バッファに次の制御情報
がセットされるまで演算実行部を待ち状態にする.エン
ブティ信号、フル信号は、バッファのリードポインタ、
ライトポインタおよびリード指示信号、ライト指示信号
の状態により判定され作られる. このようなバッファでプリフェッチ部からの書込み時、
何らかの障害が発生し、バッファがフル状態であるにも
かかわらず、書込みをしようとした場合、従来は、ライ
トポインタがリードポインタを追い越したことを検知す
ることでエラーと判断していた.
命令プリフェッチ部と演算実行部間にあるバッファの制
御方式に関する。 〔従来の技術] 従来、パイプライン構成の情報処理装置においてはプリ
フェッチ部と演算実行部間の実行速度の差を吸収するこ
とを目的としてバッファが設けられている。 ある命令の実行速度が例えばプリフェッチ部ではIT、
演算実行部では3Tかかるような場合で同様の命令が連
続してもプリフェッチ部は処理結果として演算実行部へ
受け渡す各制御情報をバッファへ格納することにより、
演算実行部での処理状況を意識することなく次の命令の
処理へ移ることができる.逆に、プリフェッチ部で3T
、演算実行部でITかかる命令が現れても演算実行部は
バッファ内の制御情報が尽きるまでプリフエツチ部の処
理状況を意識することなく順次命令を処理できる.バッ
ファが一杯になった場合、ブリフエツチ部が次にバッフ
ァに書込まないようにプリフェッチ部にフル信号を送り
、プリフェッチ部を待ち状態にする.この待ち状態は演
算実行部がバッファより読出し、バッファに空きができ
た時に解除される.バッファが空になった場合、演算実
行部へエンブティ信号を送り、バッファに次の制御情報
がセットされるまで演算実行部を待ち状態にする.エン
ブティ信号、フル信号は、バッファのリードポインタ、
ライトポインタおよびリード指示信号、ライト指示信号
の状態により判定され作られる. このようなバッファでプリフェッチ部からの書込み時、
何らかの障害が発生し、バッファがフル状態であるにも
かかわらず、書込みをしようとした場合、従来は、ライ
トポインタがリードポインタを追い越したことを検知す
ることでエラーと判断していた.
【発明が解決しようとする課題J
上述した従来の障害の検出方式では、エラーを起した命
令を限定することが難しく、誤動作時の書込みを許すた
め、障害が複数の命令へ伝播してしまい、命令の再試行
やプロセッサリリーフなどの障害処理が不可能となって
しまうという欠点がある. 【課題を解決するための手段〕 本発明の情報処理装置は、命令プリフェッチ部と演算実
行部間にあるバッファが一杯であるにもかかわらず命令
プリフェッチ部が誤動作してさらに情報をバッファに書
込もうとした時、情報の書込みを抑止する手段と、書込
もうとしたバッファ内同一ワードの誤動作表示エリアに
その旨を書込む手段と、演算実行部が書込みを抑止され
た情報を読もうとした時、誤動作表示エリアの情報によ
り、エラーを認識し、エラーを発生した命令を特定する
手段を有する. 〔作 用J バッファが一杯であるにもかかわらず、命令プリフェッ
チ部が誤動作して、情報をバッファに書込もうとした時
、その旨が誤動作表示エリアに書込まれる.そして演算
実行部が書込みを抑止された情報を読もうとした時、誤
動作表示エリアよりエラーを認識してエラーを発生した
命令を特定するので、その命令を再試行できる. 〔実施例】 次に、本発明の実施例について図面を参照して説明する
. 第1図は本発明の一実施例を示す情報処理装置のブロッ
ク図である. プリフェッチ部2と演算実行部3の間にバツアlが設け
られている.ライトアドレスレジスタ11はバッファl
のライトアドレスを保持するレジスタであり、バッファ
1へのライト指示信号14lにより+1カウントアップ
する.リードアドレスレジスタ12はバッファ1のリー
ドアドレスを保持するレジスタであり、演算実行部3よ
り送られるリード指示信号301により+1カウントア
ップする.エンブティ/フル検出回路13はリードアド
レスレジスタl2、ライトアドレスレジスタ11の値お
よびプリフェッチ部2出力のライト指示信号201とリ
ード指示信号301よりバッファ1の状態をチェックし
、バッファ1が一杯の時はフル信号131を、空の時は
エンブティ信号132をそれぞれ出力する.誤動作検出
回路5は、エンプティ/フル検出回路13の出力するフ
ル信号131が出力されている状態でプリフェッチ部2
がライト指示信号201を出力した場合を検出する.誤
動作検出回路5がエラーを検出した場合、信号501に
より、バッファlおよびバッファlと同一アドレスで制
御されるバッファ4への書込みが制御される.まず、ア
ンド回路l4によりプリフェッチ部2からのライト指示
信号201は抑止され、ライトアドレスレジスタ1lの
カウントアップもされない.ライト指示信号201が抑
止された結果、書込みが抑止されたプリフツェチ部2の
出力情報は失われてしまうため、その情報に対応する命
令の演算は実行不可能となる.バッファ4は誤動作表示
エリアに対応するバッファであり、エラー発生により書
込みが抑止されたワード位置にその旨書込み、演算実行
部3が失われた情報を読出すタイミングでエラーを演算
実行部3へ報告することを目的としている.バッファ4
はバッファlと同じくリードアドレスレジスタl2、ラ
イトアドレスレジスタ11によりリードアドレス、ライ
トアドレスが指定される。ライト指示はプリフェッチ部
2から送られるライト指示信号201により、信号線5
01のデータが書込まれる.誤動作後の最初のリード動
作で、誤動作により書込みが抑止されたワード位置と同
一位置に書込まれているデータを読みに行く。書込みが
抑止されたため、目的のデータは保障されるが、同一ワ
ードのバッファ4の誤動作表示エリアはエラーを表示し
た情報が読出されてしまう.このエラー表示は抑止され
たデータに対応するものであり、読出されたデータとは
対応していない.したがって、誤動作後最初のリードに
よるエラー表示は無効にする必要がある.そのため、誤
動作検出回路5より出力される信号502でバッファ4
から読出された値をアンド回路4lを通しマスクする.
信号502は誤動作後1回目のリードがされるまでの間
”O”を示し、2回目以降のリード時は”l”を示す.
したがって、バッファ4から読出されるデータは、誤動
作後1回目のリードのみ無効となる.演算実行部3は信
号線411でエラーが報告されると、ただちに処理を中
断し、エラーを発生した命令を特定した後、情報処理装
置に対し、現在演算処理装置3で実行中の命令より再試
行を指示する. 第2図は誤動作検出回路5の詳細なブロック図である. エラー検出信号501は、回路13よりフル信号131
がブリフエツチ部2へ送られているにもかかわらず、プ
リフェッチ部2よりライト指示信号201が送出された
場合に出力される.また、一旦エラー表示信号601が
送出されると、フラグ52がセットされ、エラー検出信
号501はエラー表示し続ける.信号502は誤動作後
、最初に読出されるエラー表示を無効にするための信号
である。誤動作検出回路5でエラーを検出すると同時に
フラグ53がセットされる.フラグ53は演算実行部3
がリード指示信号301を出力するとリセットされるの
で、バツファ4より読出されるデータは誤動作後最初の
続出し時のみマスクされ、それ以降はマスクされない. 【発明の効果〕 以上説明したように本発明は、プリフェッチ部と演算実
行部間のバッファへの書込み制御でエラーを検出した場
合、エラーを発生したバッファ内情報の属する命令を特
定し、その命令が演算実行される段階でエラーを報告す
ることにより、その命令の再試行を可能とするという効
果がある.
令を限定することが難しく、誤動作時の書込みを許すた
め、障害が複数の命令へ伝播してしまい、命令の再試行
やプロセッサリリーフなどの障害処理が不可能となって
しまうという欠点がある. 【課題を解決するための手段〕 本発明の情報処理装置は、命令プリフェッチ部と演算実
行部間にあるバッファが一杯であるにもかかわらず命令
プリフェッチ部が誤動作してさらに情報をバッファに書
込もうとした時、情報の書込みを抑止する手段と、書込
もうとしたバッファ内同一ワードの誤動作表示エリアに
その旨を書込む手段と、演算実行部が書込みを抑止され
た情報を読もうとした時、誤動作表示エリアの情報によ
り、エラーを認識し、エラーを発生した命令を特定する
手段を有する. 〔作 用J バッファが一杯であるにもかかわらず、命令プリフェッ
チ部が誤動作して、情報をバッファに書込もうとした時
、その旨が誤動作表示エリアに書込まれる.そして演算
実行部が書込みを抑止された情報を読もうとした時、誤
動作表示エリアよりエラーを認識してエラーを発生した
命令を特定するので、その命令を再試行できる. 〔実施例】 次に、本発明の実施例について図面を参照して説明する
. 第1図は本発明の一実施例を示す情報処理装置のブロッ
ク図である. プリフェッチ部2と演算実行部3の間にバツアlが設け
られている.ライトアドレスレジスタ11はバッファl
のライトアドレスを保持するレジスタであり、バッファ
1へのライト指示信号14lにより+1カウントアップ
する.リードアドレスレジスタ12はバッファ1のリー
ドアドレスを保持するレジスタであり、演算実行部3よ
り送られるリード指示信号301により+1カウントア
ップする.エンブティ/フル検出回路13はリードアド
レスレジスタl2、ライトアドレスレジスタ11の値お
よびプリフェッチ部2出力のライト指示信号201とリ
ード指示信号301よりバッファ1の状態をチェックし
、バッファ1が一杯の時はフル信号131を、空の時は
エンブティ信号132をそれぞれ出力する.誤動作検出
回路5は、エンプティ/フル検出回路13の出力するフ
ル信号131が出力されている状態でプリフェッチ部2
がライト指示信号201を出力した場合を検出する.誤
動作検出回路5がエラーを検出した場合、信号501に
より、バッファlおよびバッファlと同一アドレスで制
御されるバッファ4への書込みが制御される.まず、ア
ンド回路l4によりプリフェッチ部2からのライト指示
信号201は抑止され、ライトアドレスレジスタ1lの
カウントアップもされない.ライト指示信号201が抑
止された結果、書込みが抑止されたプリフツェチ部2の
出力情報は失われてしまうため、その情報に対応する命
令の演算は実行不可能となる.バッファ4は誤動作表示
エリアに対応するバッファであり、エラー発生により書
込みが抑止されたワード位置にその旨書込み、演算実行
部3が失われた情報を読出すタイミングでエラーを演算
実行部3へ報告することを目的としている.バッファ4
はバッファlと同じくリードアドレスレジスタl2、ラ
イトアドレスレジスタ11によりリードアドレス、ライ
トアドレスが指定される。ライト指示はプリフェッチ部
2から送られるライト指示信号201により、信号線5
01のデータが書込まれる.誤動作後の最初のリード動
作で、誤動作により書込みが抑止されたワード位置と同
一位置に書込まれているデータを読みに行く。書込みが
抑止されたため、目的のデータは保障されるが、同一ワ
ードのバッファ4の誤動作表示エリアはエラーを表示し
た情報が読出されてしまう.このエラー表示は抑止され
たデータに対応するものであり、読出されたデータとは
対応していない.したがって、誤動作後最初のリードに
よるエラー表示は無効にする必要がある.そのため、誤
動作検出回路5より出力される信号502でバッファ4
から読出された値をアンド回路4lを通しマスクする.
信号502は誤動作後1回目のリードがされるまでの間
”O”を示し、2回目以降のリード時は”l”を示す.
したがって、バッファ4から読出されるデータは、誤動
作後1回目のリードのみ無効となる.演算実行部3は信
号線411でエラーが報告されると、ただちに処理を中
断し、エラーを発生した命令を特定した後、情報処理装
置に対し、現在演算処理装置3で実行中の命令より再試
行を指示する. 第2図は誤動作検出回路5の詳細なブロック図である. エラー検出信号501は、回路13よりフル信号131
がブリフエツチ部2へ送られているにもかかわらず、プ
リフェッチ部2よりライト指示信号201が送出された
場合に出力される.また、一旦エラー表示信号601が
送出されると、フラグ52がセットされ、エラー検出信
号501はエラー表示し続ける.信号502は誤動作後
、最初に読出されるエラー表示を無効にするための信号
である。誤動作検出回路5でエラーを検出すると同時に
フラグ53がセットされる.フラグ53は演算実行部3
がリード指示信号301を出力するとリセットされるの
で、バツファ4より読出されるデータは誤動作後最初の
続出し時のみマスクされ、それ以降はマスクされない. 【発明の効果〕 以上説明したように本発明は、プリフェッチ部と演算実
行部間のバッファへの書込み制御でエラーを検出した場
合、エラーを発生したバッファ内情報の属する命令を特
定し、その命令が演算実行される段階でエラーを報告す
ることにより、その命令の再試行を可能とするという効
果がある.
第1図は本発明の一実施例を示す情報処理装置のブロッ
ク図、第2図は第1図の誤動作検出回路5の詳細ブロッ
ク図である。 1・・・バッファ、 2・・・プリフェッチ部・ 3・・・演算実行部、 4・・・バッファ、 5・・・誤動作検出回路、 11・・・ライトアドレスレジスタ、 12・・・リードアドレスレジスタ、 13・・・エブティ/フル検出回路、 14.41・・・アンド回路、 52.53・・・フラグ。 第1図
ク図、第2図は第1図の誤動作検出回路5の詳細ブロッ
ク図である。 1・・・バッファ、 2・・・プリフェッチ部・ 3・・・演算実行部、 4・・・バッファ、 5・・・誤動作検出回路、 11・・・ライトアドレスレジスタ、 12・・・リードアドレスレジスタ、 13・・・エブティ/フル検出回路、 14.41・・・アンド回路、 52.53・・・フラグ。 第1図
Claims (1)
- 【特許請求の範囲】 1、パイプライン構成の情報処理装置において、命令プ
リフェッチ部と演算実行部間にあるバッファが一杯であ
るにもかかわらず命令プリフェッチ部が誤動作してさら
に情報をバッファに書込もうとした時、情報の書込みを
抑止する手段と、書込もうとしたバッファ内同一ワード
の誤動作表示エリアにその旨を書込む手段と、 演算実行部が書込みを抑止された情報を読もうとした時
、誤動作表示エリアの情報によりエラーを認識し、エラ
ーを発生した命令を特定する手段を有することを特徴と
する情報処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1166082A JPH0330022A (ja) | 1989-06-27 | 1989-06-27 | 情報処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1166082A JPH0330022A (ja) | 1989-06-27 | 1989-06-27 | 情報処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0330022A true JPH0330022A (ja) | 1991-02-08 |
Family
ID=15824649
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1166082A Pending JPH0330022A (ja) | 1989-06-27 | 1989-06-27 | 情報処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0330022A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002115870A (ja) * | 2000-10-06 | 2002-04-19 | Takikawa Mokuzai Kk | 地熱を利用した空気循環システム |
US7716452B1 (en) | 1996-08-22 | 2010-05-11 | Kelly Edmund J | Translated memory protection apparatus for an advanced microprocessor |
-
1989
- 1989-06-27 JP JP1166082A patent/JPH0330022A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7716452B1 (en) | 1996-08-22 | 2010-05-11 | Kelly Edmund J | Translated memory protection apparatus for an advanced microprocessor |
US7840776B1 (en) | 1996-08-22 | 2010-11-23 | Kelly Edmund J | Translated memory protection apparatus for an advanced microprocessor |
US8055877B1 (en) | 1996-08-22 | 2011-11-08 | Kelly Edmund J | Translated memory protection apparatus for an advanced microprocessor |
JP2002115870A (ja) * | 2000-10-06 | 2002-04-19 | Takikawa Mokuzai Kk | 地熱を利用した空気循環システム |
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