JP2001154845A - キャッシュミスした後のメモリバスアクセス制御方式 - Google Patents

Abstract

(57)【要約】 【課題】キャッシュメモリを有するマイクロプロセッサ
における、外部メインメモリへのアクセスに制限を加え
て、メインメモリへのアクセス効率を高める。 【解決手段】本発明の情報処理装置は、分岐命令のシー
ケンシャル側とターゲット側の命令系列の両方をフェッ
チする命令フェッチ部410,411と、命令フェッチ部から
のフェッチ要求に応答してキャッシュメモリ52またはメ
インメモリ64から命令をフェッチするキャッシュ制御部
54,56と、メインメモリへのアクセスを行うメモリバス
アクセス部60と、フェッチした命令を保持する命令バッ
ファ470,471とを有する。更に、命令バッファに格納さ
れる分岐命令の分岐予測を分岐命令の実行に先行して行
う分岐予測部430,431を有し、キャッシュ制御部54,56
は、分岐命令の分岐方向が未確定の場合に、分岐予測部
からの分岐予測方向に応じて、キャッシュミス後のメイ
ンメモリ52へのメモリバスアクセスが制限される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パイプライン処理
により命令フェッチ、命令保持、命令デコード、実行を
行う情報処理装置のメモリバスアクセス方式に関し、特
に分岐成立側命令系列（以下、ターゲット側命令系列）
と分岐非成立側命令系列（以下、シーケンシャル側命令
系列）を、平行してフェッチするデュアル命令フェッチ
型の情報処理システムにおける効率的なメモリバスアク
セス方式を提供する。

【０００２】

【従来の技術】パイプライン処理により命令フェッチ、
命令保持、命令デコード、命令実行を行うマイクロプロ
セッサ（または情報処理装置）は、連続する命令列の命
令フェッチを先行して行って、実行ユニットでの実行ス
テージに空きが発生することをなくし、高速処理を実現
する。しかし、命令系列内に分岐命令が存在する場合
は、その分岐命令の実行を待ってターゲット側命令系列
に分岐するのか、シーケンシャル側命令系列を続けるの
かに従って、次にフェッチする命令系列が異なる。その
結果、一時的に実行ユニットの実行サイクルに空きが生
じる。ここで、ターゲット側命令系列とは、分岐命令を
実行した結果、分岐が成立した時に実行される分岐先の
命令系列であり、シーケンシャル側命令系列とは、分岐
命令を実行した結果、分岐が不成立の時に実行される命
令系列である。

【０００３】かかる事態を防止するために、ターゲット
側命令系列とシーケンシャル側命令系列との両方の命令
列に対して、ＣＰＵが同時に命令フェッチ要求を出し
て、ＣＰＵ内の２つの命令バッファにそれぞれ格納する
デュアル命令フェッチ型の情報処理装置が提案されてい
る。このデュアル命令フェッチ型であれば、分岐命令の
実行結果がターゲット側への分岐または非分岐のいずれ
であっても、次に実行される命令系列が命令バッファに
保持されているので、分岐命令の分岐方向の予測ミスに
伴う新たな命令フェッチに伴う実行ステージの遅れをで
きるだけ少なくすることができる。

【０００４】また、マイクロプロセッサであるＣＰＵ
は、命令フェッチを高速化するために、キャッシュメモ
リを利用する。外部のメモリバスを介してでなければ、
命令やデータ等が格納されている外部のメインメモリか
ら、それらの命令やデータをフェッチすることはできな
い。かかるメモリバスアクセスは、比較的長い時間（多
くのパイプラインサイクル）を要するので、メインメモ
リ内の命令やデータを格納するキャッシュメモリがＣＰ
Ｕに隣接して設けられる。通常、ＣＰＵからの命令フェ
ッチには、キャッシュメモリに対して要求され、フェッ
チされた命令が命令バッファに格納される。キャッシュ
メモリに格納されておらず、キャッシュミスした場合
は、メモリバスを介してメインメモリからフェッチ対象
の命令をフェッチし、命令バッファに格納すると共にキ
ャッシュメモリにも格納する。

【０００５】

【発明が解決しようとする課題】しかしながら、メイン
メモリから命令フェッチするメモリバスアクセスを頻繁
に行うと、メモリバス内のトラフィックが増大する。か
かるメモリバスのトラフィックの増大は、メモリバスア
クセスの遅延を招く。特に、分岐命令を実行する前の段
階で、実際には実行されないかもしれないターゲット側
またはシーケンシャル側の命令をメインメモリから取得
する結果、分岐命令の実行の結果必要になった命令をメ
インメモリからフェッチすることに、長時間を要するよ
うになるのは、好ましくない。

【０００６】そこで、本発明の目的は、過剰なメモリバ
スアクセスを軽減し、より効率的な命令フェッチを可能
にする情報処理装置のメモリバスアクセス方式を提供す
ることにある。

【０００７】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明の一つの側面は、分岐命令のシーケンシャ
ル側とターゲット側の命令系列の両方をフェッチする命
令フェッチ部と、命令フェッチ部からのフェッチ要求に
応答してキャッシュメモリまたはメインメモリから命令
をフェッチするキャッシュ制御部と、メインメモリへの
アクセスを行うメモリバスアクセス部と、フェッチした
命令を保持する命令バッファとを有する情報処理装置に
おいて、前記命令バッファに格納される分岐命令の分岐
予測を分岐命令の実行に先行して行う分岐予測部を有
し、前記キャッシュ制御部は、前記分岐命令の分岐方向
が未確定の場合に、分岐予測部からの分岐予測方向に応
じて、前記メインメモリへのメモリバスアクセスを行う
ことを特徴とする。

【０００８】上記の発明において、より好ましい第１の
実施例では、前記分岐命令の分岐方向が未確定の場合
に、キャッシュ制御部は、分岐命令の分岐予測方向の命
令についてキャッシュミスを起こした場合は、メインメ
モリへのメモリバスアクセスを行って命令フェッチを行
い、分岐予測方向ではない命令についてキャッシュミス
を起こした場合は、メモリバスアクセスを行わないで命
令フェッチを中止する。

【０００９】即ち、第１に、分岐命令の分岐予測方向が
ターゲット側にある場合で、シーケンシャル側の命令に
ついてキャッシュミスを起こした場合は、メモリバスア
クセスを行わないで命令フェッチを中止し、第２に、分
岐命令の分岐予測方向がシーケンシャル側にある場合
で、ターゲット側の命令についてキャッシュミスを起こ
した場合は、メモリバスアクセスを行わないで命令フェ
ッチを中止する。それ以外の場合は、キャッシュ制御部
は、メモリバスアクセスを行って命令フェッチを行う。
それ以外の場合は、キャッシュミス後にメモリバスアク
セスを許可する。

【００１０】上記の発明において、より好ましい第２の
実施例では、前記分岐命令の分岐方向が未確定の場合
に、キャッシュ制御部は、分岐命令の分岐予測方向がシ
ーケンシャル側にある場合で、ターゲット側の命令につ
いてキャッシュミスを起こした場合は、メモリバスアク
セスを行わないで命令フェッチを中止する。それ以外の
場合は、キャッシュ制御部は、メモリバスアクセスを行
って命令フェッチを行う。従って、上記第１の実施例と
異なり、第２の実施例では、分岐予測方向がターゲット
側の場合であってシーケンシャル側の命令についてキャ
ッシュミスを起こしたら、メモリバスアクセスにより命
令フェッチを行う。シーケンシャル側の命令フェッチが
キャッシュミスする確率は低く、そのような頻度の少な
いケースにおいてメモリバスアクセスを禁止する必要性
が少ないからである。

【００１１】上記の目的を達成するために、本発明の別
の側面は、分岐命令のシーケンシャル側とターゲット側
の命令系列の両方をフェッチする命令フェッチ部と、命
令フェッチ部からのフェッチ要求に応答してキャッシュ
メモリまたはメインメモリから命令をフェッチするキャ
ッシュ制御部と、メインメモリへのアクセスを行うメモ
リバスアクセス部と、フェッチした命令を保持する命令
バッファとを有する情報処理装置において、前記命令バ
ッファに格納される分岐命令の分岐予測を分岐命令の実
行に先行して行う分岐予測部を有し、前記キャッシュ制
御部は、前記分岐命令の分岐方向が未確定の場合に、キ
ャッシュミスしたらメモリバスアクセスを行わないで命
令フェッチを中止し、前記分岐命令が確定している場合
に、当該確定した分岐方向の命令についてキャッシュミ
スしたらメモリバスアクセスを行うことを特徴とする。

【００１２】上記の発明によれば、分岐確定後の分岐方
向の命令についてのみ、キャッシュミス後のメモリバス
アクセスを行うことになり、メモリバスのトラフィック
スを軽減することができる。即ち、分岐未確定の段階で
は、使用されるか否か不明であるので、キャッシュミス
後のメモリバスアクセスは全面的に禁止する。また、分
岐未確定時のターゲット側の命令は、キャッシュメモリ
に格納されている範囲内で、命令バッファへのプリフェ
ッチが行われる。

【００１３】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態例を説明する。しかしながら、かかる実施の形
態例が、本発明の技術的範囲を限定するものではない。

【００１４】図１は、本発明の実施の形態例における情
報処理装置のシステム図である。図１に示された情報処
理装置は、マイクロプロセッサであり、チップ内にＣＰ
Ｕ４０と、キャッシュメモリユニット５０と、メモリバ
スアクセス部６０とを有する。メモリバスアクセス部６
０から左側がチップ外であり、外部のメモリバス６２を
介してメインメモリ６４に接続される。

【００１５】ＣＰＵ４０は、命令をデコードしてその命
令を実行する命令デコーダ及び命令実行部４９を有す
る。図１に示されたＣＰＵ４０は、分岐命令のシーケン
ス側とターゲット側との命令を両方、同時にフェッチを
行うデュアル命令フェッチ方式の命令フェッチ部４１
０，４１１を有する。更に、ＣＰＵ４０は、シーケンス
側とターゲット側のフェッチされた命令を格納する命令
バッファ４７０，４７１を有し、当該命令バッファの命
令のうち、セレクタ４８で選択された側の命令が、命令
デコーダ４９に供給される。セレクタ４８の選択は、後
述する分岐命令の分岐予測信号Ｓ４３０，Ｓ４３１に従
って行われる。

【００１６】命令デコーダでデコードされた命令は、命
令実行部４９で実行され、図示しない所定のレジスタな
どに実行結果が書き込まれる。命令デコーダ及び命令実
行部４９は、分岐命令の分岐先アドレス情報Ｓ１２を分
岐側アドレス生成部４６に供給する。分岐側アドレス生
成部４６は、その分岐先アドレス情報Ｓ１２に従って、
分岐先アドレスＡ１０を生成し、分岐先アドレスバッフ
ァ４５に供給する。分岐先アドレスバッファ４５は、そ
の供給されたターゲット側の命令のアドレスである分岐
先アドレスを、その後の命令フェッチのために保持す
る。更に、連続側アドレスバッファ４４は、シーケンシ
ャル側の命令のアドレスをインクリメントして生成し、
保持する。

【００１７】命令フェッチ部４１０，４１１は、それぞ
れアドレス選択部４２０，４２１を有する。アドレス選
択部４２０，４２１には、連続側アドレスバッファ４４
からシーケンシャル側のアドレスＡ１が、分岐先アドレ
スバッファ４５からターゲット側の分岐先アドレスＡ２
が、そして、命令実行部４９から命令実行の結果生成し
たアドレスＡ３がそれぞれ供給され、その中から選択さ
れたアドレスが、キャッシュメモリユニット５０に命令
フェッチ要求Ｓ２０と共に供給される。命令フェッチ部
４１０，４１１は、命令実行部４９から供給される分岐
確定信号Ｓ１０に応答して、一方がシーケンシャル側の
命令フェッチ部になり、他方がターゲット側の命令フェ
ッチ部になる。また、分岐確定信号Ｓ１０に従って、命
令フェッチが分岐未確定段階のプリフェッチか、分岐が
確定したあとのフェッチかの区別を、命令フェッチ要求
Ｓ２０に添付して、キャッシュメモリユニットに与え
る。

【００１８】キャッシュメモリユニット５０は、キャッ
シュメモリ５２と、キャッシュ制御部５４，５６を有す
る。キャッシュ制御部５４，５６は、命令フェッチ部４
１０，４１１からのフェッチ要求Ｓ２０に応答してキャ
ッシュメモリ５２またはメインメモリ６４から命令をフ
ェッチする。従って、キャッシュメモリユニット５０
は、シーケンシャル側とターゲット側の命令フェッチ要
求を同時に受け付けることができる２ポート形式になっ
ている。キャッシュ制御部５４，５６は、キャッシュメ
モリ５２に対してアドレスＡＤを与えて命令をフェッチ
するが、その命令フェッチに対してキャッシュヒットし
たかキャッシュミスしたかを示すヒット・ミス信号CHM
が、キャッシュメモリ５２からそれぞれのキャッシュ制
御部５４，５６に返信される。

【００１９】各キャッシュ制御部５４，５６は、フェッ
チ要求Ｓ２０に応答してキャッシュメモリに命令フェッ
チした結果、キャッシュヒットした場合は、そのフェッ
チした命令を、対応する命令バッファ４７０，４７１に
供給して格納する。キャッシュ制御部５４，５６は、キ
ャッシュミスした場合は、後述するアルゴリズムに従っ
て、メインメモリ６４から命令をフェッチするようメモ
リバスアクセス部６０にメモリバスアクセス要求を行
う。但し、本実施の形態例では、このメモリバスアクセ
スは、分岐未確定の段階では一部制限されている。

【００２０】メモリバスアクセス部６０は、外部のメモ
リバス６２を介してメインメモリ６４に接続され、メモ
リバス６２の制御を行い、キャッシュ制御部５４，５６
からのメインメモリ６４へのフェッチ要求に応答して、
メモリバスアクセスを行う。メインメモリ６４からフェ
ッチされた命令は、それぞれ対応するキャッシュ制御部
５４，５６に供給され、対応する命令バッファ４７０，
４７１に格納されると共に、キャッシュメモリ５２にも
記憶される。

【００２１】キャッシュ制御部５４，５６は、フェッチ
要求信号Ｓ２０に応答して、キャッシュメモリ５２から
命令をフェッチしたか、メモリバスアクセスしてメイン
メモリ６４から命令をフェッチしたか、或いは命令フェ
ッチを中止したかについての完了通知信号Ｓ２２を、対
応するアドレス選択部４２０，４２１に供給する。

【００２２】図１の情報処理装置は、ＣＰＵ４０内に分
岐予測部４３０，４３１を有する。この分岐予測部４３
０，４３１は、命令バッファに格納される命令コードが
有する分岐予測ビットＳ３０，Ｓ３２に従って、そのフ
ェッチされた分岐命令の分岐予測を行い、分岐予測情報
Ｓ４３０，Ｓ４３１を適宜アドレス選択部４２０，４２
１に供給する。アドレス選択部４２０，４２１は、フェ
ッチ要求信号Ｓ２０に、その分岐予測情報、フェッチ先
アドレス、及び分岐確定か否かの情報を加えて、キャッ
シュ制御部５４，５６に供給する。

【００２３】図１に示された情報処理装置は、デュアル
命令フェッチ方式であり、命令列のシーケンシャル側の
命令列とターゲット側の命令列との両方をフェッチし、
命令バッファ４７０，４７１に格納する。かかる命令フ
ェッチは、分岐命令が命令実行部４９で実行されて分岐
が確定する前の分岐未確定の段階で行われ、そのプリフ
ェッチされたシーケンシャル側とターゲット側の命令列
が、命令バッファ４７０，４７１に格納される。従っ
て、分岐命令が実行された結果、いずれの方向に分岐が
確定しても、分岐命令が確定した後の命令のデコードと
実行のステージを、パイプラインのサイクルを乱すこと
なく行うことができる。

【００２４】更に、図１に示された情報処理装置は、分
岐予測部４３０，４３１によってフェッチされた命令の
分岐予測を行い、分岐予測結果Ｓ４３０，Ｓ４３１に応
じて、命令バッファ４７０，４７１の一方の命令をデコ
ードする。分岐命令が確定する前に、分岐予測に従って
命令のデコードをすることにより、分岐確定時における
パイプライン処理のサイクルの乱れを少なくすることが
できる。

【００２５】キャッシュ制御部５４，５６は、一般的に
は、フェッチ要求に応答して、キャッシュメモリ５２か
ら命令をフェッチし、キャッシュヒットした場合は、そ
のフェッチした命令を命令バッファに格納し、キャッシ
ュミスした場合は、メモリバスアクセス部６０にメモリ
バスアクセス要求を出して、メインメモリ６４から命令
をフェッチする。

【００２６】しかしながら、キャッシュメモリユニット
５０内のデータバスは高速であるのに対して、外部にあ
るメモリバス６２は、その動作周波数が遅くまたバス幅
も狭い。従って、メモリバスアクセスが頻繁に行われる
とメモリバス６２へのトラフィックが増大し、メモリバ
スアクセス自体が時間を要することになる。従って、外
部のメモリバス６２へのアクセス頻度を高くすると、例
えば急に必要になった命令のフェッチをメインメモリか
ら行わなければならなくなった時、そのメモリバスアク
セスに時間がかかるという課題を有する。

【００２７】本実施の形態例におけるキャッシュ制御部
５４，５６は、後述する通り、分岐が確定していない場
合は、必要に応じてまたは全て、キャッシュミスした後
のメモリバスアクセスを行わないで命令フェッチを中止
する。

【００２８】第１の実施例では、分岐予測方向でない命
令については、上記のキャッシュミス後のメモリバスア
クセスを行わないで、命令フェッチを中止する。分岐予
測方向でない命令の場合は、その後分岐命令が確定した
時点でその命令フェッチが無駄になる可能性が高いの
で、かかる命令に対するメモリバスアクセスは行わない
ほうが効率的である。但し、分岐予測方向の命令につい
ては、キャッシュミス後にメモリバスアクセスを行う。

【００２９】第２の実施例では、分岐予測方向がシーケ
ンシャル側であって、ターゲット側の命令についてキャ
ッシュミスを起こした場合は、そのメモリバスアクセス
は行わないで命令フェッチを中止する。但し、分岐予測
の方向がターゲット側であって、シーケンシャル側の命
令についてキャッシュミスを起こした場合は、分岐予測
方向と違う側の命令であっても、メモリバスアクセスを
行って、命令フェッチを完了させる。その理由は、キャ
ッシュミスをしてメモリバスアクセスされる場合は、そ
の命令と連続するアドレスの命令が一括してキャッシュ
メモリ５２にフェッチされるので、シーケンシャル側の
命令系列がキャッシュミスを起こす可能性は低い。従っ
て、かかる頻度の低いメモリバスアクセスを許可して
も、メモリバス６２のトラフィックの増大にはあまりつ
ながらないからである。第２の実施例の場合、分岐予測
方向の命令に対しては、キャッシュミス後にメモリバス
アクセスを許可する。

【００３０】第３の実施例としては、分岐命令が未確定
の間は、キャッシュヒットした命令のみ命令バッファに
格納し、キャッシュミスしたらメモリバスアクセスは行
わずに命令フェッチを中止し、分岐命令が確定した後に
おいて、キャッシュミスした命令のメモリバスアクセス
を行うようにする。この場合でも、以前にフェッチした
命令がキャッシュメモリに記録されている限り、デュア
ル命令フェッチ方式により、両側の命令をプリフェッチ
して命令バッファに格納することができる。そして、確
実に使用される分岐確定後の分岐方向の命令に対しての
みメモリバスアクセスを行うので、メモリバスへのアク
セス頻度を下げることができる。

【００３１】図２は、キャッシュ制御部のブロック図で
ある。前述した通り、ＣＰＵ４０からフェッチ要求Ｓ２
０Ｂが、フェッチアドレスＳ２０Ａと分岐予測情報Ｓ２
０Ｃと共に供給される。アドレスＳ２０Ａはキャッシュ
メモリ５２に供給されると共に、バスアクセスアドレス
保持部７２で保持される。また、フェッチ要求信号Ｓ２
０Ａと分岐予測情報Ｓ２０Ｃとは、バスアクセス要否判
定部７０に供給される。

【００３２】バスアクセス要否判定部７０は、キャッシ
ュメモリ５２からのキャッシュ・ヒット・ミス信号CHM
によるキャッシュヒット判定結果と、分岐予測情報Ｓ２
０Ｃと、現在シーケンシャル側かターゲット側かのステ
ータスなどに応じて、メモリバスアクセスを要求するか
否かを判定する。また、バスアクセス要否判定部７０
は、その判定結果を、バスアクセス要求信号Ｓ７１とし
てバスアクセス制御部７４に供給し、バスアクセス不要
信号Ｓ７０を完了通知判定部７８に供給する。

【００３３】上記の判定でメモリバスアクセスが必要と
判定された場合は、バスアクセス制御部７４は、バスア
クセス要求信号Ｓ７１に応答して、メモリバスアクセス
部６０にバスアクセス要求信号Ｓ７６を送ると共に、バ
スアクセスアドレス保持部７２に制御信号Ｓ７５を出力
して、保持しているフェッチアドレスを出力させる。ま
た、上記の判定でメモリバスアクセスが不要と判定され
た場合は、バスアクセス制御部７４は、メモリバスアク
セスは行わない。この判定は、上記の実施例１，２，３
のアルゴリズムに従う。

【００３４】メモリバスアクセスに応答して、メインメ
モリ６４からデータが返信されたときは、バスアクセス
制御部７４は、メモリバスアクセス部６０からデータ有
効信号Ｓ７７を受信し、それに応答して、バスアクセス
完了信号Ｓ７４を完了通知判定部７８に供給する。完了
通知判定部７８は、バスアクセス完了信号Ｓ７４やバス
アクセス不要信号Ｓ７０に従って、命令をキャッシュメ
モリ５２からフェッチしたのか、命令フェッチを中止し
たのか、メモリバスアクセスによりメインメモリからフ
ェッチしたのかの完了通知信号Ｓ２２を、ＣＰＵの命令
フェッチ部に送る。

【００３５】メインメモリからフェッチされた命令は、
キャッシュ制御部を介して、キャッシュメモリに格納さ
れると共に、命令バッファにも格納される。

【００３６】以下、上記の第１、第２、第３の実施例に
おけるメモリバスアクセスを行わないアルゴリズムにつ
いて、説明する。

【００３７】図３は、上記の第１の実施例における命令
フェッチの動作を示す図表である。図表に沿ってその命
令フェッチの動作を説明する。第１の実施例では、 （1）分岐命令の分岐方向が確定していない場合には、 (1-1)分岐予測部による分岐予測方向がターゲット側の
場合には、第１に、シーケンシャル側の命令フェッチ
は、命令キャッシュミスを起こしたら、メモリバスアク
セスしないで、命令フェッチを中止し、メモリバスアク
セスをしない。第２に、ターゲット側の命令フェッチ
は、命令キャッシュミスを起こしたら、メモリバスアク
セスして命令フェッチを完了する。 (1-2)分岐命令実行での分岐予測方向がシーケンシャル
側の場合には、第１に、ターゲット側の命令フェッチ
は、命令キャッシュミスを起こしたら、メモリバスアク
セスしないで、命令フェッチを中止し、メモリバスアク
セスをしない。第２に、シーケンシャル側の命令フェッ
チは、命令キャッシュミスを起こしたら、メモリバスア
クセスして命令フェッチを完了する。 （2）分岐命令の分岐方向が確定している場合には、分
岐方向が確定した側（シーケンシャル側、または、ター
ゲット側）のみを命令フェッチする。その場合は、キャ
ッシュミスを起こしたらメモリバスアクセスして命令フ
ェッチを完了する。

【００３８】以上の通り、第１の実施例では、分岐方向
が未確定の間は、分岐予測方向の命令フェッチについて
のみ、キャッシュミス後のメモリバスアクセスを行うこ
とを許可し、分岐予測方向ではない命令フェッチは、キ
ャッシュミス後のメモリバスアクセスは禁止して、無駄
になる可能性の高い命令フェッチのためのメモリバスア
クセスは行わない。いずれの場合でもキャッシュヒット
した場合は、それでフェッチされた命令は命令バッファ
内に格納され、命令フェッチは完了する。

【００３９】また、命令フェッチ部４１０，４１１内の
アドレス選択部４２０，４２１は、命令フェッチが完了
しなかった命令であって、分岐確定信号Ｓ１０により分
岐が確定した方向の命令については、改めて命令フェッ
チ要求を出す。この時にキャッシュミスが生じたら、メ
モリバスアクセスを行って必要な命令のフェッチを行
う。そのとき、それに連続する命令列もキャッシュメモ
リ５２に格納される。

【００４０】図４は、第１の実施例を改良した第２の実
施例における命令フェッチの動作を示す図表である。図
表に沿ってその命令フェッチの動作を説明する。第２の
実施例では、 （1）分岐命令の分岐方向が確定していない場合には、 (1-1)分岐予測部の分岐予測方向がターゲット側の場合
には、第１に、シーケンシャル側の命令フェッチは、命
令キャッシュミスを起こしたら、メモリバスアクセスし
て、命令フェッチを完了する。第２に、ターゲット側の
命令フェッチは、命令キャッシュミスを起こしたら、メ
モリバスアクセスして、命令フェッチを完了する。 (1-2)分岐命令実行での分岐予測方向がシーケンシャル
側の場合には、第１に、ターゲット側の命令フェッチ
は、命令キャッシュミスを起こしたら、メモリバスアク
セスしないで、命令フェッチを中止し、メモリバスアク
セスをしない。第２に、シーケンシャル側の命令フェッ
チは、命令キャッシュミスを起こしたらメモリバスアク
セスして、命令フェッチを完了する。 （2）分岐命令の分岐方向が確定している場合には、分
岐方向が確定した側（シーケンシャル側、または、ター
ゲット側）のみを命令フェッチする。その場合は、キャ
ッシュミスを起こしたらメモリバスアクセスして命令フ
ェッチを完了する。

【００４１】第２の実施例が第１の実施例と異なるとこ
ろは、分岐予測方向がターゲット側であってシーケンシ
ャル側の命令フェッチに対してキャッシュミスが生じた
場合は、分岐予測方向とは異なる側の命令ではあるが、
メモリバスアクセスをして命令フェッチを完了すること
にある。かかるケースは、極めて可能性が低いので頻度
が低く、従って、メモリバスアクセスを許可してもメモ
リバスのトラフィックを増大することにはならない。

【００４２】図５は、第３の実施例における命令フェッ
チの動作を示す図表である。図表に沿ってその命令フェ
ッチの動作を説明する。第３の実施例では、 （1）分岐命令の分岐方向が確定していない場合は、 (1-1)分岐予測部の分岐予測方向がターゲット側の場合
には、第１に、シーケンシャル側の命令フェッチは、命
令キャッシュミスを起こしたら、メモリバスアクセスし
ないで、命令フェッチを中止し、メモリバスアクセスを
しない。第２に、ターゲット側の命令フェッチも、命令
キャッシュミスを起こしたら、メモリバスアクセスしな
いで、命令フェッチを中止し、メモリバスアクセスをし
ない。 （1-2）分岐予測部の分岐予測方向がシーケンシャル側
の場合には、第１に、ターゲット側の命令フェッチは、
命令キャッシュミスを起こしたら、メモリバスアクセス
しないで、命令フェッチを中止し、メモリバスアクセス
をしない。第２に、シーケンシャル側の命令フェッチ
も、命令キャッシュミスを起こしたら、メモリバスアク
セスしないで、命令フェッチを中止し、メモリバスアク
セスをしない。 （2）分岐方向が確定している場合には、分岐方向が確
定した側（シーケンシャル側、または、ターゲット側）
のみを命令フェッチする。この場合、キャッシュミスを
起こしてもメモリバスアクセスしてメインメモリから命
令をフェッチして命令フェッチを完了する。

【００４３】第３の実施例は、分岐命令が実行されず分
岐未確定の間は、一切のメモリバスアクセスを禁止し、
分岐方向が確定した命令についてのみメモリバスアクセ
スを許可する。分岐未確定の場合は、メモリバスアクセ
スのよる命令フェッチが無駄になる可能性があるので、
そのメモリバスアクセスを禁止してメモリバスのトラフ
ィックを少なくする。キャッシュメモリには、分岐確定
した命令が予め格納されるので、キャッシュミス自体は
それほど高い確率で発生するものではない。従って、キ
ャッシュメモリからの命令フェッチだけでプリフェッチ
して、命令デコーダにシーケンス側とターゲット側の両
方の命令系列を格納するだけでも、全体のパイプライン
動作をあまり乱すことなく命令の実行を行うことが可能
である。

【００４４】最後に、第４の実施例として、上記以外の
メモリバスアクセスを減らす方法について説明する。図
６は、第４の実施例における命令フェッチの動作を示す
図表である。図表に沿ってその命令フェッチの動作を説
明する。第４の実施例では、 （1）分岐命令の分岐方向が確定していない場合 （1-1）分岐予測部での分岐予測方向がターゲット側の
場合には、シーケンシャル側の命令フェッチは、命令キ
ャッシュミスを起こしたら、メモリバスアクセスしない
で、命令フェッチを中止し、メモリバスアクセスをしな
い。一方で、ターゲット側の命令フェッチは、命令キャ
ッシュミスを起こしたら、メモリバスアクセスして命令
フェッチを完了する。 （1-2）分岐予測部での分岐予測方向がシーケンシャル
側の場合には、第１に、ターゲット側の命令フェッチ
は、命令キャッシュミスを起こしたらメモリバスアクセ
スして、命令フェッチを完了する。第２に、シーケンシ
ャル側の命令も、命令キャッシュミスを起こしたら、メ
モリバスアクセスして、命令フェッチを完了する。 （2）分岐命令の分岐方向が確定している場合 分岐方向が確定した側（シーケンシャル側、または、タ
ーゲット側）のみを命令フェッチする。この場合は、キ
ャッシュミスに対してメモリバスアクセスを行った命令
フェッチを完了する。

【００４５】上記第４の実施例の場合は、分岐命令の分
岐未確定の場合は、少なくとも分岐予測方向がターゲッ
ト側であって、シーケンシャル側の命令フェッチでキャ
ッシュミスを起こしたらメモリバスアクセスは行わな
い。これにより、その分だけメモリバスアクセスの回数
を減らすことができる。

【００４６】上記第４の実施例と同様に、分岐未確定の
時に、任意の命令フェッチに対してメモリバスアクセス
を禁止するようにしても、その分だけメモリバスアクセ
スの回数を減らすことはできる。但し、それに伴って分
岐予測されている方向の命令プリフェッチができない場
合も発生する。メモリバスアクセスの禁止と命令プリフ
ェッチの失敗とのバランスを考慮して、設定することが
望ましい。

【００４７】上記４つの実施例のうち、メモリバスアク
セスの禁止と命令プリフェッチの失敗とをある程度バラ
ンスさせている第２の実施例の動作について、図１を参
照して説明する。前提として、シーケンシャル側の命令
フェッチは、ポート０側で行われ、ターゲット側の命令
フェッチは、ポート１側で行われると仮定する。 （1）分岐命令の分岐方向が確定していない場合におい
て、 （1-1）分岐予測部430,431での分岐予測方向がターゲッ
ト側の場合には、シーケンシャル側の命令フェッチは、
ＣＰＵ４０の命令フェッチ部410（Port-0）が命令フェ
ッチ要求S20をキャッシュメモリユニット５０内のキャ
ッシュ制御部５４（Port-0）に供給し、その命令フェッ
チ要求が命令キャッシュメモリ５２に渡される。この命
令フェッチ要求には、フェッチアドレスに加えて、分岐
未確定か否かの情報、分岐予測情報なども添付される。

【００４８】命令キャッシュメモリ５２において、命令
キャッシュミスを起こしたら、その信号CHMがキャッシ
ュ制御部５４に返され、キャッシュ制御部５４は、メモ
リバスアクセス部６０にメモリバスアクセス要求を出
す。それに応答して、メモリバスアクセス部６０はメモ
リバス６２にアクセスして、命令を主記憶６４から読み
出して、キャッシュ制御部５４に渡し、メモリキャッシ
ュ５２に書き込み、且つ、ＣＰＵ４０内命令バッファ
(0)４７０に格納して、命令フェッチを完了する。命令
フェッチ完了信号Ｓ２２が、命令フェッチ部４１０に返
信される。

【００４９】シーケンシャル側の命令フェッチのキャッ
シュミスの頻度はそれほど高くないので、この場合にメ
モリバスアクセスを許可しても全体のメモリバスの効率
を低下させることにはあまりならない。

【００５０】ターゲット側の命令フェッチは、ＣＰＵ４
０内の命令フェッチ部４１１から命令フェッチ要求をキ
ャッシュ制御部５６（Port-1）に供給し、その命令フェ
ッチ要求が命令キャッシュメモリ５２に渡される。

【００５１】命令キャッシュメモリ５２において、命令
キャッシュミスを起こしたら、キャッシュ制御部５６
（Port-1）がメモリバスアクセス部６０にメモリバスア
クセス要求を出し、メモリバスアクセス部６０はメモリ
バス６２にアクセスして、命令を主記憶６４から読み出
して、キャッシュ制御部５６（Port-1）に渡し、キャッ
シュメモリ５２に書き込み、且つ、CPU４０の命令バッ
ファ(1)４７１に格納して、命令フェッチを完了する。
そして、命令フェッチ完了信号が命令フェッチ部４１１
に返信される。

【００５２】この場合は、使用確率が高い分岐予測方向
の命令がキャッシュミスしているので、メモリバスアク
セスを許可して、プリフェッチを完了することが、分岐
後のパイプライン動作の乱れを防止することになる。 （1-2）分岐予測部での分岐予測方向がシーケンシャル
側の場合には、ターゲット側の命令フェッチは、CPU４
０内の命令フェッチ部４１１から命令フェッチ要求がキ
ャッシュ制御部５６（Port-1）に出され、その命令フェ
ッチ要求が命令キャッシュメモリに渡される。

【００５３】命令キャッシュメモリ５２において、命令
キャッシュミスを起こしても、キャッシュ制御部（Port
-１）５６がメモリバスアクセス部６０にメモリバスア
クセス要求を出さない。その結果、メモリバスアクセス
部６０はメモリバスアクセスしない。そして、キャッシ
ュ制御部５６は、命令フェッチを中止し、アドレス選択
部４２１に命令フェッチをキャンセルした結果信号を返
信する。

【００５４】一方、シーケンシャル側の命令フェッチ
は、CPU４０内の命令フェッチ部４１０から命令フェッ
チ要求がキャッシュ制御部（Port-0）５４に出され、そ
の命令フェッチ要求が命令キャッシュメモリ５２に渡さ
れる。

【００５５】命令キャッシュメモリ５２において、命令
キャッシュミスを起こしたら、キャッシュ制御部５４が
メモリバスアクセス部６０にメモリバスアクセス要求を
出し、メモリバスアクセス部６０はメモリバス６２にア
クセスして、命令を主記憶６４から読み出して、キャッ
シュ制御部５４に返す。キャッシュ制御部５４は、その
命令をキャッシュメモリ５２に書き込み、且つ、CPUの
命令バッファ(0)４７０に格納して、命令フェッチを完
了する。 （2）分岐命令の実行により分岐方向が確定している場
合 命令フェッチ部４２０，４２１は、分岐命令の実行によ
り分岐方向が確定した側（シーケンシャル側、または、
ターゲット側）のみを、命令フェッチする。その時、分
岐確定方向がシーケンシャル側の場合には、命令フェッ
チ部４２０が、キャッシュ制御部（Port-0）５４を介し
て、メモリバスアクセス部６０にバスアクセスを要求す
る。メモリバスアクセス部６０は、フェッチ要求された
命令を主記憶６４から読み出し、キャッシュ制御部５４
を介して、命令バッファ（０）４７０とキャッシュメモ
リ５２に命令を格納して、命令フェッチを完了する。

【００５６】分岐確定方向がターゲット側の場合には、
命令フェッチ部４１１が、キャッシュ制御部（Port-1）
５６を介して、メモリバスアクセス部６０にバスアクセ
スを要求する。メモリバスアクセス部６０が、フェッチ
要求された命令を主記憶６４からを読み出し、キャッシ
ュ制御部５６を介して、命令バッファ（１）４７１に命
令を格納して、命令フェッチを完了する。なお、分岐確
定方向がターゲット側になった時点で、ターゲット側は
シーケンシャル側に、シーケンシャル側はターゲット側
に交代する。

【００５７】図７は、上記の第１または第２の実施例に
よりメモリバスアクセスが制限された場合の、具体的な
パイプライン動作を示す図表である。この例は、図７の
表の下に示したシーケンシャル側の命令列01〜09と分岐
命令03に対応するターゲット側の命令列51〜54を例にし
て、パイプライン動作を示すものである。この例では、
分岐命令03についての分岐予測は、分岐しない、つまり
シーケンシャル側の方向が予測されている場合である。

【００５８】パイプライン動作は、次のステージで構成
される。 Ｐ：命令フェッチ要求ステージ：ＣＰＵがキャッシュ制
御部に命令フェッチ要求をする。この段階では、分岐未
確定のプリフェッチか、分岐確定後のフェッチかの区別
を付けて命令フェッチ要求される。 Ｔ：フェッチステージ：キャッシュメモリでヒットミス
判定を行い命令を取り出す準備をする。 Ｃ：命令バッファステージ：命令バッファに命令を取り
こむ。 Ｄ：デコードステージ：命令デコーダが命令を解読し制
御信号を生成する。 Ｅ：実行ステージ：デコード結果の制御信号に応答して
命令を実行する。 Ｗ：書き込みステージ：命令を実行した結果をレジスタ
に書き込む。 Ｍ：キャッシュミス：キャッシュミスが発生した。 Ｂ：バスアクセス保持ステージ：メモリバスにアクセス
するためアドレスをバスアクセスアドレス保持部にて保
持する。 Ｒ：バスアクセス要求ステージ：メモリバスアクセス部
に読み出しリクエストを出す。バスアクセスして命令が
読み出されるまで１８サイクルを要すると仮定する。

【００５９】図７に戻り、命令01は、サイクル１の命令
フェッチ要求ステージＰ、サイクル２のフェッチステー
ジＴによりキャッシュメモリから命令をフェッチするこ
とができ、サイクル３で命令バッファに命令が取り込ま
れる（ステージＤ）。そして、サイクル５，６，７の３
サイクルで命令が実行される（ステージＥ）。実行後に
命令実行結果が各種レジスタに書き込まれる（ステージ
Ｗ）。

【００６０】命令02も、ステージＰ、Ｔ、Ｃを経て、命
令が命令バッファに取り込まれる。そして、命令01の実
行ステージＥが終了した次のサイクル８で、デコードス
テージＤで待機していた命令02が実行され（ステージ
Ｅ）、実行結果がレジスタに書き込まれる（ステージ
Ｗ）。

【００６１】命令03は、命令バッファステージＣの時点
で、分岐予測部により分岐命令であることが判別され、
分岐方向はシーケンシャル側であると予測される。従っ
て、サイクル６からターゲット側の命令列51、52，53も
命令プリフェッチが開始される。

【００６２】命令03〜07までは、全てキャッシュヒット
してパイプラインサイクルを乱すことなく、それぞれの
実行ステージＥが実行される。そして、命令08〜10がキ
ャッシュミス（ステージＭ）を起こしたとする。また、
ターゲット側の命令51〜53もキャッシュミス（ステージ
Ｍ）を起こしたとする。

【００６３】命令08は、サイクル８の時点では分岐命令
03の分岐が未確定であり、分岐未確定の命令プリフェッ
チとして要求される（ステージＰ）。そこで、サイクル
１０でキャッシュミスを起こすが、第１または第２の実
施例では、分岐予測がシーケンシャル側の時にシーケン
シャル側の命令がキャッシュミスを起こすと、そのメモ
リバスアクセスを許可している。従って、サイクル１１
でバスアクセス保持ステージＢ、サイクル１２からバス
アクセス要求ステージＲに入る。バスアクセス要求ステ
ージＲは、１８サイクルを要すると仮定したので、サイ
クル３０でフェッチされた命令が命令バッファに格納さ
れ、命令バッファステージＣになる。

【００６４】命令08のメモリバスアクセスに伴い、それ
に後続する命令もメインメモリからフェッチされてキャ
ッシュメモリに格納されるので、命令09以降の命令バッ
ファステージＣは、命令08のステージＣに続いて起こる
ことになる。

【００６５】一方、命令51は、サイクル８の時点でキャ
ッシュミスを起こすが、分岐予測方向がシーケンシャル
側であるので、ターゲット側の命令51に対するメモリバ
スアクセスは禁止される。命令52、53も同様にメモリバ
スアクセスは禁止される。従って、命令08がメモリバス
アクセス要求するしたサイクル１２では、メモリバスは
空き状態にあり、即メモリバスアクセスを行うことがで
き、サイクル３２で命令08が実行される（ステージ
Ｅ）。

【００６６】尚、命令11、12は、それぞれ分岐が確定し
た後に分岐確定後の命令フェッチステージＰを迎えるの
で、キャッシュミスしてもメモリバスアクセスは実行さ
れる。但し、図７の例では、すでに命令08のメモリバス
アクセスでキャッシュメモリに命令11、12が格納されて
いるので、キャッシュミスは起こしていない。

【００６７】図７の例は、第１の実施例でも第２の実施
例でも、同様の動作になる。即ち、分岐未確定時の命令
08のプリフェッチに対してキャッシュミスを起こして
も、分岐予測方向側の命令08に対しては、メモリバスア
クセスは許可される。

【００６８】第３の実施例の場合は、分岐未確定時の命
令08のプリフェッチに対して、キャッシュミス後のメモ
リバスアクセスは禁止される。その場合は、分岐確定後
に再度命令フェッチ部からの命令フェッチに応答して、
キャッシュミス後にメモリバスアクセスにより命令がフ
ェッチされる。その場合のメモリバスアクセスは、高速
に行われる。

【００６９】図８は、従来例のメモリバスアクセスが制
限されていない場合の、具体的なパイプライン動作を示
す図表である。この例も、図７の場合と同じ命令列に対
するパイプライン動作を示すものである。

【００７０】この例では、命令51は分岐予測方向ではな
いが、メモリバスアクセスを許可される。従って、サイ
クル１０からバスアクセス要求ステージＲになってい
る。このステージＲは１８サイクルを要するので、命令
08がサイクル１０でキャッシュミス（ステージＭ）を起
こしても、メモリバスがビジー状態であり、そのメモリ
バスアクセスＲは、サイクル２８まで待たされることに
なる。その結果、命令08の実行ステージＥは、サイクル
４８まで遅れることになる。

【００７１】このように、従来例に比較して、本実施例
では、分岐未確定の段階でのメモリバスアクセスを制限
したので、使用可能性が高い命令に対するメモリバスア
クセスを効率的に行うことができ、パイプラインサイク
ルの乱れを最小限に止めることができる。

【００７２】以上、本発明の保護範囲は、上記の実施の
形態例に限定されるものではなく、特許請求の範囲に記
載された発明とその均等物にまで及ぶものである。

【００７３】

【発明の効果】以上、本発明によれば、分岐未確定の場
合の命令フェッチに対して、キャッシュミスした時のメ
インメモリへのアクセスを適宜制限したので、分岐予測
方向の命令や分岐確定後の命令に対するメインメモリへ
のアクセスをより効率的に行うことができる。

【図面の簡単な説明】

【図１】本発明の実施の形態例における情報処理装置の
システム図である。

【図２】キャッシュ制御部のブロック図である。

【図３】第１の実施例における命令フェッチの動作を示
す図表である。

【図４】第２の実施例における命令フェッチの動作を示
す図表である。

【図５】第３の実施例における命令フェッチの動作を示
す図表である。

【図６】第４の実施例における命令フェッチの動作を示
す図表である。

【図７】第１または第２の実施例によりメモリバスアク
セスが制限された場合の、具体的なパイプライン動作を
示す図表である。

【図８】従来例の場合の具体的なパイプライン動作を示
す図表である。

【符号の説明】

４０ ＣＰＵ 410,411 命令フェッチ部 430,431 分岐予測部 ５０ キャッシュメモリユニット ５２ キャッシュメモリ ５４，５６ キャッシュ制御部 ６０ メモリバスアクセス部 ６２ メモリバス ６４ メインメモリ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 須賀 敦浩 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 岡野 廣 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 竹部 好正 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 佐藤 泰造 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 山崎 恭啓 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 依田 斉 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5B013 AA05 BB01 BB12 BB15 5B033 AA04 AA13 DB06 DB12

Claims (7)

【特許請求の範囲】
1. 【請求項１】分岐命令のシーケンシャル側とターゲット
   側の命令系列の両方をフェッチする命令フェッチ部と、
   前記命令フェッチ部からのフェッチ要求に応答してキャ
   ッシュメモリまたはメインメモリから命令をフェッチす
   るキャッシュ制御部と、前記メインメモリへのアクセス
   を行うメモリバスアクセス部と、前記フェッチした命令
   を保持する命令バッファとを有する情報処理装置におい
   て、 前記命令バッファに格納される分岐命令の分岐予測を分
   岐命令の実行に先行して行う分岐予測部を有し、 前記キャッシュ制御部は、前記分岐命令の分岐方向が未
   確定の場合に、分岐予測部からの分岐予測方向に応じ
   て、前記メインメモリへのメモリバスアクセスを行うこ
   とを特徴とする情報処理装置。
2. 【請求項２】請求項１において、 前記分岐命令の分岐方向が未確定の場合に、前記キャッ
   シュ制御部は、前記分岐命令の分岐予測方向の命令につ
   いてキャッシュミスを起こした場合は、前記メインメモ
   リへのメモリバスアクセスを行って命令フェッチを行
   い、分岐予測方向ではない命令についてキャッシュミス
   を起こした場合は、メモリバスアクセスを行わないで命
   令フェッチを中止することを特徴とする情報処理装置。
3. 【請求項３】請求項１において、 前記分岐命令の分岐方向が未確定の場合に、前記キャッ
   シュ制御部は、前記分岐命令の分岐予測方向がシーケン
   シャル側にある場合で、ターゲット側の命令についてキ
   ャッシュミスを起こした場合は、メモリバスアクセスを
   行わないで命令フェッチを中止することを特徴とする情
   報処理装置。
4. 【請求項４】請求項１において、 前記分岐命令の分岐方向が未確定の場合に、前記キャッ
   シュ制御部は、前記分岐命令の分岐予測方向に応じて、
   キャッシュミス後のメモリバスアクセスを行わないこと
   を特徴とする情報処理装置。
5. 【請求項５】分岐命令のシーケンシャル側とターゲット
   側の命令系列の両方をフェッチする命令フェッチ部と、
   前記命令フェッチ部からのフェッチ要求に応答してキャ
   ッシュメモリまたはメインメモリから命令をフェッチす
   るキャッシュ制御部と、前記メインメモリへのアクセス
   を行うメモリバスアクセス部と、前記フェッチした命令
   を保持する命令バッファとを有する情報処理装置におい
   て、 前記命令バッファに格納される分岐命令の分岐予測を分
   岐命令の実行に先行して行う分岐予測部を有し、 前記キャッシュ制御部は、前記分岐命令の分岐方向が未
   確定の場合に、命令フェッチについてキャッシュミスし
   たらメモリバスアクセスを行わないで命令フェッチを中
   止し、前記分岐命令が確定している場合に、当該確定し
   た分岐方向の命令についてキャッシュミスした命令のメ
   モリバスアクセスを行うことを特徴とする情報処理装
   置。
6. 【請求項６】請求項５において、 分岐命令の分岐方向が未確定の場合は、キャッシュヒッ
   トした命令をプリフェッチして、前記命令バッファに格
   納することを特徴とする情報処理装置。
7. 【請求項７】請求項５において、 分岐予測部の分岐方向に応じて、前記命令バッファの命
   令の前記シーケンシャル側またはターゲット側のいずれ
   かの命令が選択されて命令デコードされることを特徴と
   する情報処理装置。