JPH02283057A - 不揮発性半導体装置 - Google Patents
不揮発性半導体装置Info
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- JPH02283057A JPH02283057A JP10495989A JP10495989A JPH02283057A JP H02283057 A JPH02283057 A JP H02283057A JP 10495989 A JP10495989 A JP 10495989A JP 10495989 A JP10495989 A JP 10495989A JP H02283057 A JPH02283057 A JP H02283057A
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- Pending
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、例えば１チツプマイクロコンピユータに不揮
発性記憶素子を搭載し、マイクロコンピュータ自体の高
機能化を図るなど、高機能、高密度化が要求されている
半導体集積回路（以下、ＭＯＳ・ＬＳｔと略す。）に関
するものである。
発性記憶素子を搭載し、マイクロコンピュータ自体の高
機能化を図るなど、高機能、高密度化が要求されている
半導体集積回路（以下、ＭＯＳ・ＬＳｔと略す。）に関
するものである。
従来の技術
近年、ＯＡ機器やマイクロコンピュータの急速な普及に
伴ない、マイクロプログラムの書換え可能なＲＯＭ・紫
外線消去方式のプログラム可能なＲＯＭ （ＥＰＲＯＭ
）、電気的消去方式のプログラム可能なＲＯＭ （ＥＥ
ＰＲＯＭ）も大容量化の方向と、マイクロコンピュータ
に搭載するなどの高機能化の方向がとられている。
伴ない、マイクロプログラムの書換え可能なＲＯＭ・紫
外線消去方式のプログラム可能なＲＯＭ （ＥＰＲＯＭ
）、電気的消去方式のプログラム可能なＲＯＭ （ＥＥ
ＰＲＯＭ）も大容量化の方向と、マイクロコンピュータ
に搭載するなどの高機能化の方向がとられている。
この大容量化、高機能化に対して技術的に次の点が課題
となる。
となる。
（１）大容量化のため、記憶素子の縮小化に伴なうプロ
グラム時に基板電流が増大する。
グラム時に基板電流が増大する。
（２） マイコンの高機能化のため、使用基板の異な
る機能素子を同一基板上に形成する。このため、ｎチャ
ンネルＭＯ８の流れをくむ不揮発性記憶素子も、Ｐ型基
板上の形成からＰ型ウェル拡散層の形成へ移行し、使用
基板の自由度を持だせることが必要となる。
る機能素子を同一基板上に形成する。このため、ｎチャ
ンネルＭＯ８の流れをくむ不揮発性記憶素子も、Ｐ型基
板上の形成からＰ型ウェル拡散層の形成へ移行し、使用
基板の自由度を持だせることが必要となる。
以上の課題に対して、現行の記憶素子形成技術は特に有
効な対策がとられていない。
効な対策がとられていない。
発明が解決しようとする課題
本発明は、不揮発性記憶素子の高密度、高性能化に伴な
って基板電流の増大、及び基板電位の不安定さを問題点
としてとらえ、これらの効果を低減、或いは解決し、使
用基板の自由度を高める構造を提供するものである。
って基板電流の増大、及び基板電位の不安定さを問題点
としてとらえ、これらの効果を低減、或いは解決し、使
用基板の自由度を高める構造を提供するものである。
課題を解決するための手段
本発明では、不揮発性記憶素子のソース・ドレイン領域
のうち、ソース領域に基板と反対型の高濃度拡散層を形
成し、それと隣接するように基板と同型の高濃度拡散層
を形成する。そして、この２つの拡散層の境界に、記憶
素子間を結ぶ接地された金属配線とのオーミックコンタ
クトを設けることで、基板電流の効果的な吸収、基板電
位の安定化を行なう手段とする。
のうち、ソース領域に基板と反対型の高濃度拡散層を形
成し、それと隣接するように基板と同型の高濃度拡散層
を形成する。そして、この２つの拡散層の境界に、記憶
素子間を結ぶ接地された金属配線とのオーミックコンタ
クトを設けることで、基板電流の効果的な吸収、基板電
位の安定化を行なう手段とする。
作用
不揮発性記憶素子はプログラムを行なう時、高電圧を印
加するため、素子のドレイン近傍でホットキャリアを発
生し大部分が基板電流となって流れる。
加するため、素子のドレイン近傍でホットキャリアを発
生し大部分が基板電流となって流れる。
通常、この電流は基板の深さ方向に流れるため、電位差
が生じ基板電位の不安定さをもたらす。しかし、本発明
によれば、基板電流の発生箇所の近傍に位置するソース
側に、接地された基板と同型の高濃度拡散層を設けるこ
とにより、発生した基板電流を効果的に吸収することが
でき、基板電位の安定性を増す。
が生じ基板電位の不安定さをもたらす。しかし、本発明
によれば、基板電流の発生箇所の近傍に位置するソース
側に、接地された基板と同型の高濃度拡散層を設けるこ
とにより、発生した基板電流を効果的に吸収することが
でき、基板電位の安定性を増す。
実施例
以下、この発明の代表的な実施例を図面に従いながら説
明する。
明する。
第１図は、Ｎ型シリコン基板に深いＰ型ウェル拡散層を
設けて、ゲート寸法１．２μｍのＥＰＲＯＭ記憶素子に
本発明を適用した場合の断面図と平面図である。
設けて、ゲート寸法１．２μｍのＥＰＲＯＭ記憶素子に
本発明を適用した場合の断面図と平面図である。
第１図（ａ） Ｎ型シリコン基板１にＰ型のウェル拡散
層２を形成し、さらに選択酸化法により厚膜の分離酸化
膜３（以下、ＬＯＣＯ８と表わす。）を形成する。この
時、ウェル領域２上のＬＯＧＯ３３の下にはＰ型チャン
ネルストッパ領域４を形成する。
層２を形成し、さらに選択酸化法により厚膜の分離酸化
膜３（以下、ＬＯＣＯ８と表わす。）を形成する。この
時、ウェル領域２上のＬＯＧＯ３３の下にはＰ型チャン
ネルストッパ領域４を形成する。
次に、ゲート酸化膜５の上に多結晶シリコン膜による第
１導電膜６を形成し、この第１導電膜６を熱酸化法によ
りシリコン酸化膜７を形成する。
１導電膜６を形成し、この第１導電膜６を熱酸化法によ
りシリコン酸化膜７を形成する。
この上に再度、多結晶シリコン膜によるゲート電極とな
る第２導電膜８を形成する。
る第２導電膜８を形成する。
次に、ＥＰＲＯＭ記憶素子のドレイン領域、及びソース
領域の一部に、Ｎ型の高濃度拡散層９゜１０を形成する
。続けて、ソース領域の一部にＰ型の高濃度拡散層１１
を形成する。
領域の一部に、Ｎ型の高濃度拡散層９゜１０を形成する
。続けて、ソース領域の一部にＰ型の高濃度拡散層１１
を形成する。
次に、層間絶縁膜１２を形成し、個々の記憶素子のドレ
イン部、及びソース部をそれぞれ電気的に接続するため
のアルミ配線１３．１４を、層間絶縁膜１２に開けたコ
ンタクトホール１５．１６を介して、ソース・ドレイン
領域９．１０．１１とオーミックコンタクトを行なう。
イン部、及びソース部をそれぞれ電気的に接続するため
のアルミ配線１３．１４を、層間絶縁膜１２に開けたコ
ンタクトホール１５．１６を介して、ソース・ドレイン
領域９．１０．１１とオーミックコンタクトを行なう。
この時、アルミ配線１３はソース領域の２つの拡散層１
０．１１と接続する。
０．１１と接続する。
第１図（ｂ）これは、（ａ）で示したＥＰＲＯＭ記憶素
子の平面図である。第１導電膜６の上に重なるように第
２導電膜８が形成され、ゲート電極となっている。さら
に、アルミ配置１３．１４とソース・ドレインＲ域９．
１０．１１を接続するコンタクトホール１５．１６のう
ち、ホール１５は、Ｎ型拡散層１０とＰ型拡散層１１の
境界に形成しである。
子の平面図である。第１導電膜６の上に重なるように第
２導電膜８が形成され、ゲート電極となっている。さら
に、アルミ配置１３．１４とソース・ドレインＲ域９．
１０．１１を接続するコンタクトホール１５．１６のう
ち、ホール１５は、Ｎ型拡散層１０とＰ型拡散層１１の
境界に形成しである。
なお、参考のため、第４図に従来技術によるＥＰＲＯＭ
記憶素子の断面図と平面図を示す。素子のゲート構造は
本発明と全く同じである。基本的に異なる点は基板とし
て、Ｎ型シリコン１上Ｐウエル領域２か、Ｐ型シリコン
基板２３の違い、そして、ソース領域にＰ型窩濃度拡散
層１１がある点である。但し、Ｐ型拡散層を追加したこ
とによる、素子領域の面積は変わらない。
記憶素子の断面図と平面図を示す。素子のゲート構造は
本発明と全く同じである。基本的に異なる点は基板とし
て、Ｎ型シリコン１上Ｐウエル領域２か、Ｐ型シリコン
基板２３の違い、そして、ソース領域にＰ型窩濃度拡散
層１１がある点である。但し、Ｐ型拡散層を追加したこ
とによる、素子領域の面積は変わらない。
第２図は、本発明の構造を更に拡張し、複数個の記憶素
子にＰ型拡散層１１を形成した場合の平面図を示す。こ
の場合も、素子領域の面積は変わらない。
子にＰ型拡散層１１を形成した場合の平面図を示す。こ
の場合も、素子領域の面積は変わらない。
次に、この発明の構造を得るための製造方法を、第３図
に示した工程断面図を参照にしながら説明する。
に示した工程断面図を参照にしながら説明する。
第３図（ａ）（ウェル、及びＬＯＧＯ８分離酸化膜の形
成） Ｎ型シリコン基板１の上にＰ型不純物（例えばボロン）
をイオン注入し、熱拡散によりＰウェル拡散層２を形成
する。次に分離領域となる領域にＰ型不純物（例えばボ
ロン）をイオン注入し、Ｐ型チャンネルストッパ領域４
を形成する。その後、分離領域のみをＬＯＣＯ３法によ
り選択的に酸化し、ＬＯＧＯ８３を形成する。そして、
ＬＯＧＯ３３以外の領域は記憶素子形成領域となる。
成） Ｎ型シリコン基板１の上にＰ型不純物（例えばボロン）
をイオン注入し、熱拡散によりＰウェル拡散層２を形成
する。次に分離領域となる領域にＰ型不純物（例えばボ
ロン）をイオン注入し、Ｐ型チャンネルストッパ領域４
を形成する。その後、分離領域のみをＬＯＣＯ３法によ
り選択的に酸化し、ＬＯＧＯ８３を形成する。そして、
ＬＯＧＯ３３以外の領域は記憶素子形成領域となる。
第３図（ｂ）（ゲート電極、ソース・ドレイン拡散層の
形成） この素子形成領域にＭＯ８型トランジスタのしきい値電
圧制御用にＰ型不純物（例えばボロン）をイオン注入し
、チャンネル不純物層１７を形成する。
形成） この素子形成領域にＭＯ８型トランジスタのしきい値電
圧制御用にＰ型不純物（例えばボロン）をイオン注入し
、チャンネル不純物層１７を形成する。
次に、表面にゲート酸化膜５を形成し、この上に多結晶
シリコン膜を形成する。この多結晶シリコンを燐のガス
拡散等によりＮ型の導電膜とする。この後、熱酸化法に
より多結晶シリコンを酸化して、シリコン酸化１］ｊｉ
７を形成し、この上に多結晶シリコン膜を形成する。こ
の多結晶シリコンを燐のガス拡散等によりＮ型の導電膜
とする。
シリコン膜を形成する。この多結晶シリコンを燐のガス
拡散等によりＮ型の導電膜とする。この後、熱酸化法に
より多結晶シリコンを酸化して、シリコン酸化１］ｊｉ
７を形成し、この上に多結晶シリコン膜を形成する。こ
の多結晶シリコンを燐のガス拡散等によりＮ型の導電膜
とする。
この後、フォトレジスト１８をマスクにして、上層より
不必要な多結晶シリコン膜−シリコン酸化膜−多結晶シ
リコン膜−ゲート酸化膜を化学的に除去し、第１導電膜
６．及びゲート電極となる第２導電膜８を形成する。
不必要な多結晶シリコン膜−シリコン酸化膜−多結晶シ
リコン膜−ゲート酸化膜を化学的に除去し、第１導電膜
６．及びゲート電極となる第２導電膜８を形成する。
次に、フォトレジスト１９をマスクにして、Ｎ型不純物
（例えば、砒素）をイオン注入し、Ｎ型のソース・ドレ
イン拡散層９，１０を形成する。
（例えば、砒素）をイオン注入し、Ｎ型のソース・ドレ
イン拡散層９，１０を形成する。
続けて、フォトレジスト２０をマスクにして、Ｐ型の不
純物（例えば、ボロン）をイオン注入し、Ｐ型のソース
拡散層１１を形成する。
純物（例えば、ボロン）をイオン注入し、Ｐ型のソース
拡散層１１を形成する。
第３図（Ｃ）（コンタクト・ホール、及びアルミ配線の
形成） 次に、層間絶縁膜１２を形成し、フォトレジスト２１を
マスクにして必要な領域の絶縁膜を化学的に除去し、コ
ンタクトホール１５．１６を形成する。この時、コンタ
クトホール１６はＮ型拡散層１０とＰ型拡散層１１の境
界に位置させる。
形成） 次に、層間絶縁膜１２を形成し、フォトレジスト２１を
マスクにして必要な領域の絶縁膜を化学的に除去し、コ
ンタクトホール１５．１６を形成する。この時、コンタ
クトホール１６はＮ型拡散層１０とＰ型拡散層１１の境
界に位置させる。
次に、配線材料となるアルミ合金を真空中で形成する。
続いて、フォトレジスト２２をマスクにして不必要な領
域のアルミ合金を化学的に除去し、アルミ配線１３．１
４を形成する。
域のアルミ合金を化学的に除去し、アルミ配線１３．１
４を形成する。
本発明の実施例では、フォトレジストの除去、及び表面
保護膜の形成については省略した。
保護膜の形成については省略した。
次に、Ｎ型シリコン基板には比抵抗が数Ω・ｅｌｌの基
板を用い、面積抵抗が約数にΩ／口のＰ型ウェル領域を
形成する。第１導電膜６となる多結晶シリコンの膜厚は
３００ｎｍ、第２導電膜８となる多結晶シリコンの膜厚
は４００ｎｍとしている。
板を用い、面積抵抗が約数にΩ／口のＰ型ウェル領域を
形成する。第１導電膜６となる多結晶シリコンの膜厚は
３００ｎｍ、第２導電膜８となる多結晶シリコンの膜厚
は４００ｎｍとしている。
発明の効果
本発明はによれば、基板と同型の高濃度拡散層を記憶素
子のソース領域に形成することにより、ドレイン近傍で
発生したホットキャリアによる基板電流を、ソース領域
で効果的に吸収することができる。
子のソース領域に形成することにより、ドレイン近傍で
発生したホットキャリアによる基板電流を、ソース領域
で効果的に吸収することができる。
従って、既存の構造を変えずに、不揮発性記憶素子のプ
ログラム時の基板電流増大と基板電位の不安定性を防止
することができる。
ログラム時の基板電流増大と基板電位の不安定性を防止
することができる。
第１図（ａ）、 （ｂ）は、Ｎ型シリコン基板にＰ型ウ
ェル拡散層を形成して、ゲート寸法１．２μｍのＥＰＲ
ＯＭ記憶素子に本発明を適用した場合の断面図と平面図
を示す。 第２図は、本発明を拡張して数個以上のＥＰＲＯＭ造方
法を示す。 第４図（ａ）、 （ｂ）は、従来技術によるＥＰＲＯＭ
素子の断面図と平面図を示す。 １・・・・・・Ｎ型シリコン基板、２・・・・・・Ｐ型
ウェル拡散層、３・・・・・・ＬＯＣＯ８，４・・・・
・・Ｐ型チャンネルストップ領域、５・・・・・・ゲー
ト酸化膜、６・・・・・・第１導電膜、７・・・・・・
シリコン酸化膜、８・・・・・・第２導電膜、９・・・
・・・ドレイン領域のＮ型高濃度拡散層、１０・・・・
・・ソース領域のＮ型高濃度拡散層、１１・・・・・・
ソース領域のｐ型高濃度拡散層、１２・・・・・・層間
絶縁膜、１３．１．４・・・・・・アルミ配線、１５．
１６・・・・・・コンタクトホール、１７・・・・・・
チャンネル不純物層、１８，１９，２０．２１．２２・
・・・・・フォトレジスト、２３・・・・・・Ｐ型シリ
コン基板。 代理人の氏名 弁理士 粟野重孝 ほか１名簿 １図 Ｎ！シ・ノコン基板 ８一つ窮２埠電」臭Ｐ！クール
オｘｖ−層 ｑ−トレイン惟域〜譬」広ＩＬＯＣＯ
Ｓ ｔｏ −７−ス９１ｋＫＮ 型Ａム
収ＩＰ至ティン年Ｊレス）ノブ督は鋭 Ｉｆ−ソースタ
置埠翫Ｐ臣担貧’ｌ −’１ヶー１菱化＃ 、
’？−、１間呻Δ象膜第１１電バＬ ｔＢ、
１４−アルミ酉己謀・シワボン酸イｂ喚ｒｓ、ｔｂ
−フンタクト主−ル６− 第ｆ導電コ喚 ３−＠ ２４覧膜 ｑ−ニレオン領域Ｎ翫枳育又層 ｌＯソース領域Ｎ型狐牧層 Ｉｆ−ソース領＋ＡＰｇｉ枳収層 ／３． ／４−フルミ乳を泉 １５、 ／６ −コンタクトネール 菓 ３ 図 乙・−第２導覧喚 ７・・シ１２コバ験化ル爽 ｔＢ、 ／’／、π−フォトレジスト 第 図 １間μ邑邸口凍 １４−フルミ記（泉 ｔ６−−コンタクトボール ２２・−）χトレジスト ？？ ３−ＬＯＣＯ５ ４゛−Ｐ型ナイン／Ｆ＋レストフ７″ｇｊ飄５〜・−ゲ
ート酸イヒｌ！爽 に・−躬ｆ傳電ｄ爽 ７・−シリコン酸４ヒ嗅 ８−第１埠亀僕 ｑ −トレイン！貢’ＡＮ風携寛父ノ１ｆＯ−ソース預
域Ｎ製ち１ ／ｉ”−層 Ｆ４ ４Ｐ！、！ ｆｉ ７３．１４−フルミＥｌｆ、ＩＳｌ ／Ｓ、／６°−コンブブトホー」し Ｚ３−Ｐ幇シリコン基板
ェル拡散層を形成して、ゲート寸法１．２μｍのＥＰＲ
ＯＭ記憶素子に本発明を適用した場合の断面図と平面図
を示す。 第２図は、本発明を拡張して数個以上のＥＰＲＯＭ造方
法を示す。 第４図（ａ）、 （ｂ）は、従来技術によるＥＰＲＯＭ
素子の断面図と平面図を示す。 １・・・・・・Ｎ型シリコン基板、２・・・・・・Ｐ型
ウェル拡散層、３・・・・・・ＬＯＣＯ８，４・・・・
・・Ｐ型チャンネルストップ領域、５・・・・・・ゲー
ト酸化膜、６・・・・・・第１導電膜、７・・・・・・
シリコン酸化膜、８・・・・・・第２導電膜、９・・・
・・・ドレイン領域のＮ型高濃度拡散層、１０・・・・
・・ソース領域のＮ型高濃度拡散層、１１・・・・・・
ソース領域のｐ型高濃度拡散層、１２・・・・・・層間
絶縁膜、１３．１．４・・・・・・アルミ配線、１５．
１６・・・・・・コンタクトホール、１７・・・・・・
チャンネル不純物層、１８，１９，２０．２１．２２・
・・・・・フォトレジスト、２３・・・・・・Ｐ型シリ
コン基板。 代理人の氏名 弁理士 粟野重孝 ほか１名簿 １図 Ｎ！シ・ノコン基板 ８一つ窮２埠電」臭Ｐ！クール
オｘｖ−層 ｑ−トレイン惟域〜譬」広ＩＬＯＣＯ
Ｓ ｔｏ −７−ス９１ｋＫＮ 型Ａム
収ＩＰ至ティン年Ｊレス）ノブ督は鋭 Ｉｆ−ソースタ
置埠翫Ｐ臣担貧’ｌ −’１ヶー１菱化＃ 、
’？−、１間呻Δ象膜第１１電バＬ ｔＢ、
１４−アルミ酉己謀・シワボン酸イｂ喚ｒｓ、ｔｂ
−フンタクト主−ル６− 第ｆ導電コ喚 ３−＠ ２４覧膜 ｑ−ニレオン領域Ｎ翫枳育又層 ｌＯソース領域Ｎ型狐牧層 Ｉｆ−ソース領＋ＡＰｇｉ枳収層 ／３． ／４−フルミ乳を泉 １５、 ／６ −コンタクトネール 菓 ３ 図 乙・−第２導覧喚 ７・・シ１２コバ験化ル爽 ｔＢ、 ／’／、π−フォトレジスト 第 図 １間μ邑邸口凍 １４−フルミ記（泉 ｔ６−−コンタクトボール ２２・−）χトレジスト ？？ ３−ＬＯＣＯ５ ４゛−Ｐ型ナイン／Ｆ＋レストフ７″ｇｊ飄５〜・−ゲ
ート酸イヒｌ！爽 に・−躬ｆ傳電ｄ爽 ７・−シリコン酸４ヒ嗅 ８−第１埠亀僕 ｑ −トレイン！貢’ＡＮ風携寛父ノ１ｆＯ−ソース預
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Claims (2)
- （１）不揮発性記憶セルのソース・ドレイン領域のうち
、接地電位に固定されるソース領域に、基板と反対導電
型の高濃度層と、それと隣接する基板と同一導電型の高
濃度を有し、さらに、その境界部で、記憶セル間のソー
ス部を接続する金属配線が両高濃度層とオーミックに接
続されていることを特徴とする不揮発性半導体装置。 - （２）不揮発性記憶セルに高電圧を印加してプログラム
する基板電流を前記ソース領域に形成された、基板と同
一導電型の層に効率的に吸収させると共に、基板電位の
安定化を図ることを特徴とする、不揮発性半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10495989A JPH02283057A (ja) | 1989-04-25 | 1989-04-25 | 不揮発性半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10495989A JPH02283057A (ja) | 1989-04-25 | 1989-04-25 | 不揮発性半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02283057A true JPH02283057A (ja) | 1990-11-20 |
Family
ID=14394638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10495989A Pending JPH02283057A (ja) | 1989-04-25 | 1989-04-25 | 不揮発性半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02283057A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013161249A1 (ja) * | 2012-04-24 | 2013-10-31 | パナソニック株式会社 | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5880860A (ja) * | 1981-11-09 | 1983-05-16 | Mitsubishi Electric Corp | 半導体集積回路装置 |
-
1989
- 1989-04-25 JP JP10495989A patent/JPH02283057A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5880860A (ja) * | 1981-11-09 | 1983-05-16 | Mitsubishi Electric Corp | 半導体集積回路装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013161249A1 (ja) * | 2012-04-24 | 2013-10-31 | パナソニック株式会社 | 半導体装置 |
| JPWO2013161249A1 (ja) * | 2012-04-24 | 2015-12-21 | 株式会社ソシオネクスト | 半導体装置 |
| US9343461B2 (en) | 2012-04-24 | 2016-05-17 | Socionext Inc. | Semiconductor device including a local wiring connecting diffusion regions |
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