JP2005142321A

JP2005142321A - 半導体集積回路装置およびその製造方法

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Publication number: JP2005142321A
Application number: JP2003376664A
Authority: JP
Inventors: Masaru Nochida; 勝後田; Hiroshi Furuta; 博伺古田
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2003-11-06
Filing date: 2003-11-06
Publication date: 2005-06-02
Also published as: US20050098835A1; US7214989B2

Abstract

【課題】微細化と低電圧化のＬＳＩにおけるソフトエラー耐性とラッチアップ耐性を同時に向上させる。
【解決手段】高濃度基板（ＰｏｎＰ⁺ 基板）１０１にＰウェル１０２とＮウェル１０３を形成し、その下層に埋め込みＮウエル１０６を形成する。Ｐウェル１０２にＮＭＯＳＦＥＴを、Ｎウェル１０３にＰＭＯＳＦＥＴを形成し、Ｐウェル１０２Ｐウエル電位を所定電位に接続するＰウェル電位接続部１０４を設け、このＰウェル電位接続部１０４の直下領域には前記埋め込みＮウエル１０６が存在しない領域を設ける。埋め込みＮウェル１０６によってソフトエラー耐性を向上し、Ｐウェル１０２を基板１０１に接続することでラッチアップ耐性を向上する。
【選択図】図２

Description

本発明は半導体集積回路に関し、特にラッチアップとソフトエラーをともに防ぐ構造を備える半導体集積回路装置とその製造方法に関する。

今日の半導体集積回路装置（以下、ＬＳくと記述）は、微細化・低電圧化によってメモリセルのノード拡散層が縮小化されることで、当該ノード拡散層に蓄積される情報が反転する等のソフトエラー耐性が問題となって来ている。このソフトエラーはＬＳＩのパッケージや配線材料から出るα粒子や宇宙線起因中性子などによって基板に電子・正孔対を発生させ、少数キャリアがノード拡散層に流れ込むと当該拡散層の電位が変化することによって引き起こされることが知られている。さらに中性子とシリコンとの核反応（核破砕反応）によって発生する二次イオンは、α粒子に比べておよそ１０倍程度の電子・正孔対を発生させるため、メモリセルだけでなく一般の論理回路の電位反転を引き起こすというソフトエラーが発生することも問題となってきている。

このようなソフトエラーの対策としては、後述するようにメモリセルのノード容量を増やすことやノード拡散層に放射線によって発生したキャリアが入り込まないように基板と基板表面を分離するバリア層として、例えば、Ｐウェルを囲む深いＮウェルを設ける技術が知られている。

一方、ＳＲＡＭセルのように、微細化によってＰＮ分離距離が短くなり寄生バイポーラトランジスタの能力が大きくなって、ラッチアップ耐性も問題となってきている。近年のＬＳＩの低電圧化によって従来の電源電圧起因トリガ（ＰＮ接合のブレークダウンやＭＯＳＦＥＴのＳＤ間ブレークダウンなどのトリガ）のラッチアップ耐量は良くなってきているが、外来ノイズなどに対しては問題となって来ている。

このラッチアップの対策としては、ウエル／基板の低抵抗化（例えば、レトログレードウエルや低抵抗基板）やウエル電位や基板電位を取るコンタクト部の数を密にすることが知られている。

このような中で、ソフトエラー耐性とラッチアップ耐性を同時に向上させる技術として、特許文献１には、半導体基板の主面に形成したウェルの下層に低濃度不純物層を形成するとともに、これらウェル／低濃度不純物層／基板の不純物プロファイルを最適化する技術が開示されている。また、特許文献２には、トリプルウェル構造を有する半導体装置のウェルの不純物濃度を要求される機能に応じて変化させる技術が開示されている。これらの技術は基板／ウェル不純物を最適化することでソフトエラー及びラッチアップに対して有効であるが、基板／ウェルの電位の取り方については言及されていないため、ラッチアップ耐性の面からは不充分である。

一方、特許文献３には、前述したように半導体基板に形成したＮウェル／Ｐウェルの下部に中間層として深い（Ｄｅｅｐ）ウェル層（埋め込み層）を設けることによってソフトエラーを防ぐ技術が開示されている。図８はこの技術を説明するための図であり、図８（ａ）は平面図、図８（ｂ）はＥ−Ｅ線に沿う概略断面図である。また、図８（ａ）のＦ−Ｆ線に沿う部分の拡大断面図を図９に示す。これらの図において、図８（ａ）に鎖線で区画されたＭＣはＣＭＯＳ型ＳＲＡＭセル１ビットのエリアであり、シリコン基板２０１にＰウェル２０２とＮウェル２０３を有しており、これらのウェル上にはそれぞれＳＲＡＭセルを構成するＮＭＯＳＦＥＴとＰＭＯＳＦＥＴのゲート電極２０９が形成されるとともに、各ウェル内にはそれぞれＮ⁺ 拡散層２０８とＰ⁺ 拡散層２０７が形成される。なお、図８（ｂ）ではこれらゲート電極２０９の図示は省略している。前記Ｐウェル２０２とＮウェル２０３の下層には埋め込みＮウェル２０６が全面にわたって形成されている。また、前記Ｐウェル２０２に対してはＰウェル電位接続部２０４のＰ⁺ 拡散層２１２が配設され、前記Ｎウェル２０３に対してはＮウェル電位接続部２０５のＮ⁺ 拡散層２１３が配設されている。なお、２１４は層間絶縁膜、２１５はコンタクト電極、２１６は金属配線である。この構成では、基板で発生した少数キャリアが埋め込みＮウェル２０６によってメモリセルの各拡散層２０７，２０８等に流れ込むのを防止し、ソフトエラー耐性を向上させている。

しかしこの構成では、複数個のメモリセル毎（ビット毎）にＰウェル電位接続部２０４を配設してＰウェル２０２に対して電気接続を行っているため、Ｐウェル２０２の実効抵抗が大きくなり、ラッチアップ耐性の面からは不充分なものになりやすい。そのため、特許文献３では、Ｐウェル２０２及びＮウェル２０３とその直下の埋め込みＮウェル２０６との間に、図示は省略するが埋め込みＰウェルを形成し、この埋め込みＰウェルを通してＰウェルへの給電を行っており、これによりＰウェルの実効抵抗を下げ、ラッチアップ耐性を向上する上では有効になる。しかしながら、埋め込みＰウェルを設けることで、Ｐウェル内で発生した電子を基板深部方向に逃がし難くなり、この点でノード拡散層に収集される電荷の数を少なくすると言うソフトエラー対策の効果が低減してしまう。

他方、特許文献４には、隣接配置したＮウェルとＰウェルのうちＮウェルを基板の深い領域まで形成し、あるいはＮウェルの下部領域をＰウェルの下層領域にまで延長したＤｅｅｐＮウェルを構成することで、ソフトエラー耐性を向上さす技術が開示されている。この技術ではラッチアップ対策のことは記載されていないが、一部ＰウェルがＰ型基板と接する構造となりＰウェルの電位は基板からも供給されることになるので結果としてラッチアップ耐性も改善されると推測される。しかしながら、この発明の実施例では、メモリセルのようにＭＯＳＦＥＴが密集している箇所では、高エネルギーイオン注入時の横方向拡散のために実現困難である。また、上述した従来例すべてにおいて、周辺回路（メモリセル以外の論理回路）のソフトエラー対策に関して、基板／ウエル構造の最適化については言及されていない。
特開平１０−７０２５０号公報特開２００１−２９１７７９号公報特開２００３−６００７１号公報米国特許第６４７２７１５号明細書

なお、一般的にＳＯＩ構造にするとソフトエラー耐性とラッチアップ耐性が同時に改善できることが知られているが、ＳＯＩ基板のウェハ価格が高いこと、寄生バイポーラ素子動作を防ぐためにボディコンタクトが必要であるためメモリセルサイズがそれほど小さくできないこと、ＳＯＩ基板特有のプロセス上の問題点（シリサイド化が難しいなど）などがあり、実際の製品に採用することは難しいものとなっている。

以上のように従来のＬＳＩにおいては、ウェルの下層に不純物層を形成して当該ウェルを基板と完全に分離してソフトエラー耐性を向上すると、ウェル電位／基板電位の取り方が最適でなくなるためラッチアップ対策が不充分なものになる。また、ウェルと基板を部分的に接してラッチアップ耐性を向上すると、ウェルの分離が不十分なものになるためソフトエラー対策が不充分なものになるという問題が生じている。

本発明の目的は、このような問題に鑑みてなされたものであって、充分なソフトエラー耐性とラッチアップ耐性を同時に有する半導体集積回路装置を提供することである。

本発明のＬＳＩは、下部に高濃度不純物領域を有する第一導電型基板の表面付近に第一導電型のウェルと第二導電型のウェルとが形成され、これらのウェル内にそれぞれ第二導電型チャネルのＭＯＳトランジスタと第一導電型チャネルのＭＯＳトランジスタとが形成されているＬＳＩにおいて、前記両ウェルの直下領域にわたって第二導電型の埋め込みウェルが形成される一方で、前記第一導電型のウェルを所定電位に接続する電位接続領域には前記第二導電型の埋め込みウェルが存在しない領域を設けたことを特徴とする。また、本発明のＬＳＩでは、前記第一導電型のウェルの前記第二導電型の埋め込みウェルが存在しない領域には、前記第一導電型基板の高濃度不純物領域に達する深さの高濃度の第１導電型の埋め込み拡散層を備えることが好ましい。

本発明のＬＳＩの製造方法は、下部に高濃度不純物領域を有する第一導電型基板の表面に素子分離領域を形成する工程と、前記基板の所定領域の深い位置に第二導電型の埋め込みウェルを形成する工程と、前記埋め込みウェルの内外領域の上層に第一導電型のウエルと第二導電型のウェルを形成する工程と、前記各ウェルにそれぞれ第二導電型チャネルのＭＯＳトランジスタと第一導電型チャネルのＭＯＳトランジスタとを形成する工程とを備えており、前記第一導電型のウェルの形成工程では当該第一導電型のウェルの一部を前記埋め込みウェルが存在しない領域に形成することを特徴とする。また、前記埋め込みウェルが存在しない領域の前記第一導電型のウェル内に、第一導電型の不純物を導入して前記基板の高濃度不純物領域にまで達する第一導電型の埋め込み拡散層を形成する工程を含むことが好ましい。

本発明のＬＳＩでは、ソフトエラー対策の面では、第一導電型のウェル（Ｐウエル）の下層に第二導電型の埋め込みウェル（埋め込みＮウエル）を設けた構成によって、Ｐウエル内のＮＭＯＳＦＥＴのＮ⁺ 拡散に収集される電子（放射線によって発生した電子）を減少させることができる。埋め込みＮウエルでＰウエルを囲むとＰウエルの抵抗が上昇するが、基板に低抵抗基板であるＰｏｎＰ⁺ 基板を使用し、さらにＰウエルの電位を取る箇所では埋め込みＮウエルが存在しないようにして低抵抗基板に接続するようにしたことで、ラッチアップ耐性が向上される。特に、ＰウェルをＰｏｎＰ⁺ 基板に接続するための埋め込み拡散層をＰウェルに形成したことで、Ｐウェルと基板との間の抵抗を下げることができラッチアップ耐性が向上する。

本発明のＬＳＩの製造方法では、ＣＭＯＳ構造のメモリセルや周辺回路を備えるＬＳＩにおいてソフトエラー耐性とラッチアップ耐性を向上したＬＳＩを製造することが可能になる。

本発明におけるＬＳＩは、第一導電型チャネルのＭＯＳトランジスタと第二導電型チャネルのＭＯＳトランジスタとでＳＲＡＭのメモリセルが構成されるＬＳＩに適用される。この場合、第一導電型ウエルの電位を所定電位に接続する電気接続領域は、前記複数のＳＲＡＭメモリセルのセルアレイ内にあって、所定数のＳＲＡＭセル毎に設けられることが好ましい。また、第一導電型ウェルの電位を所定電位に接続する電位接続領域は、平面パターンが格子状に配設された金属配線に接続されていることが好ましい。さらに、本発明におけるＬＳＩは、第一導電型チャネルのＭＯＳトランジスタと前記第二導電型チャネルのＭＯＳトランジスタとで周辺回路としてのＣＭＯＳ論理回路が構成されていてもよい。

本発明のＬＳＩの最良の形態によれば、ラッチアップ対策の面で一番厳しいＣＭＯＳ型ＳＲＡＭメモリセル部においては、所定セル毎にＰウエルを低抵抗基板に接続することでラッチアップ耐量の向上を図っている。さらにこのＰウエルの電位を金属配線によって格子状に接続することによってセルアレイ内の基板電位を安定させ、よりいっそうのＰウエルの抵抗（実効抵抗）を下げてラッチアップ耐性の向上を実現する。

次に、本発明の実施例を図面を参照して説明する。図１（ａ）は複数個のＣＭＯＳ型ＳＲＡＭセルからなるセルアレイ部の要部平面図である。また、図１（ｂ），（ｃ）は図１のＡ−Ａ線、Ｂ−Ｂ線の各断面図である。図１（ａ）において、ＣＭＯＳ型ＳＲＡＭセル部は、同図には表れないＮＭＯＳＦＥＴ（Ｎチャネル型ＭＯＳトランジスタ）がＰウェル１０２の領域内に配設され、同じく同図には表れないＰＭＯＳＦＥＴ（Ｐチャネル型ＭＯＳトランジスタ）がＮウェル１０３の領域内に配設され、これらＰＭＯＳＦＥＴとＮＭＯＳＦＥＴとを電気接続して１つのメモリセルをＭＣ構成するものである。なお、メモリセル自体の構成は従来から提供されている回路構成のもの同一であるので、ここではその詳細な説明については省略する。そして、前記Ｐウェル１０２とＮウェル１０３は交互に帯状に配置され、同図に破線で区画し、その一部を太線で囲んで示すように、Ｎウェル１０３とＰウェル１０２の各領域で１つ（１ビット）のメモリセルＭＣを構成している。また、前記Ｐウェル１０２上の同図のＸ方向に沿ったメモリセル８個（８ビット）置きにＰウェル電位接続部１０４が設けられており、Ｎウェル電位接続部１０５はＮウェル１０３上の前記Ｐウェル電位接続部１０４のＹ方向の間に設けられている。

図１（ｂ），（ｃ）において、基板１０１はＰｏｎＰ⁺ 基板として構成されている。このＰｏｎＰ⁺ 基板１０１は、下部領域が低抵抗領域（Ｐ型高濃度不純物領域）で表面付近が高抵抗領域（Ｐ型低濃度不純物領域）で構成されており、ここではＰｏｎＰ⁺ 基板１０１そのものの詳細を図示しないが、一般に下部の低抵抗領域の比抵抗は０．１〜０．００１Ω−ｃｍ程度で、上部の高抵抗領域の比抵抗は１〜数十Ω−ｃｍ程度でかつこの高抵抗領域の厚さは数μｍ程度である。また、これらの図には前記Ｐウェル１０２とＮウェル１０３にそれぞれＮＭＯＳＦＥＴとＰＭＯＳＦＥＴが形成されているが、この構成は図２に示しており、ここではそれぞれの図示は省略している。そして、前記Ｐウェル１０２とＮウェル１０３の下層には不純物を深くイオン注入した埋め込み（Ｄｅｅｐ）Ｎウェル１０６が形成されているが、その一方で前記Ｐウェル電位接続部１０４の直下には当該埋め込みＮウェル１０６が存在しない構成とされている。

すなわち、図２に図１（ａ）のＣ−Ｃ線に沿う拡大断面図を示すように、メモリセルＭＣにおいては、前記Ｐウェル１０２とＮウェル１０３の各領域内や境界領域に素子分離絶縁膜１１１が形成されており、Ｐウェル１０２の主面にＮ⁺ 拡散層１０８が形成されてゲート電極１００とで前記ＮＭＯＳＦＥＴを構成している。また、Ｎウェル１０３の主面にＰ⁺ 拡散層１０７が形成されてゲート電極１０９とで前記ＰＭＯＳＦＥＴを構成している。一方、前記Ｐウェル電位接続部１０４の前記Ｐウェル１０２の主面にはコンタクト用のＰ⁺ 拡散層１１２が形成されているが、その直下には前記埋め込みＮウェル１０６は部分的に存在していない。また、前記Ｎウェル電位接続部１０５の前記Ｎウェル１０３の主面にはコンタクト用のＮ⁺ 拡散層１１３が形成されており、直下には前記埋め込みＮウェル１０６が形成されている。

その上で、前記基板１０１の表面上に層間絶縁膜１１４が形成され、この層間絶縁膜１１４にはコンタクトホールが開口され、前記Ｐウェル電位接続部１０４のＰ⁺ 拡散層１１２、前記Ｎウェル電位接続部１０５のＮ⁺ 拡散層１１３、並びに前記ＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴの各Ｐ⁺ 拡散層１０７とＮ⁺ 拡散層１０８にそれぞれ接続されるコンタクト電極１１５が形成されている。これらのコンタクト電極１１５は前記層間絶縁膜１１４上に形成された金属配線１１６によって所要の電気接続が行われる。

図３及び図４は図１及び図２に示したＬＳＩの製造工程の主要工程を示す工程断面図である。先ず、図３（ａ）に示すように、ＰｏｎＰ⁺ 基板１０１の表面に所定の素子分離領域１１１を形成する。素子分離領域１１１は例えばＰｏｎＰ⁺ 基板１０１の表面の所要領域に図外のマスクを用いて浅い溝を形成し、この溝内に絶縁材料を埋設し、あるいは溝の内面に絶縁膜を形成した後各種材料を充填して浅溝素子分離（ＳＴＩ）として形成する。次いで、図３（ｂ）に示すようにフォトレジストマスクＰＲ１を用いて埋め込みＮウェル１０６を形成する。このとき、Ｐウェル電位接続部１０４となる領域には選択的にフォトレジストマスクＰＲ１を形成しておき、その上でＮ型不純物をＰｏｎＰ⁺ 基板１０１の表面から所要の高濃度、エネルギで注入することで、ＰｏｎＰ⁺ 基板１０１の所要の深さで前記フォトレジストマスクＰＲ１が存在しない領域に埋め込みＮウェル１０６が形成される。次に、図３（ｃ）に示すように、フォトレジストマスクＰＲ２を用いてＮＭＯＳＦＥＴを形成する領域にＰ型不純物を注入して埋め込みＮウェル１０６上にＰウェル１０２を形成する。続いて、図３（ｃ）に示すように、フォトレジストマスクＰＲ３を用いてＰＭＯＳＦＥＴを形成する領域にＮ型不純物を注入して埋め込みＮウェル１０６上にＮウェル１０３を形成する。

さらに、図４（ａ）に示すように、ポリシリコン膜を形成し、これをフォトレジストマスクＰＲ４を用いて選択エッチングしてＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴのゲート電極１０９を形成する。そして、図４（ｂ）に示すように、ＮＭＯＳＦＥＴの形成領域をフォトレジストマスクＰＲ５で被覆した上でＰ型不純物をイオン注入してＰＭＯＳＦＥＴのソース・ドレインとしてのＰ⁺ 拡散層１０７を形成する。このとき、Ｐウェル電位接続部１０４にもＰ⁺ 拡散層１１２を形成する。同様に、図４（ｃ）に示すように、今度はＰＭＯＳＦＥＴの形成領域をフォトレジストマスクＰＲ６で被覆した上でＮＭＯＳＦＥＴのソース・ドレインとしてのＮ⁺ 拡散層１０８とＮウェル電位接続部１０５のＮ⁺ 拡散層１１３を形成する。しかる後、図２に示したように、既知の製造方法を用いて層間絶縁膜１１４、コンタクト電極１１５、金属配線１１６を形成し、前記セルアレイ部が形成される。

以上のように構成された本実施例では、メモリセル部のＮＭＯＳＦＥＴのノード拡散層となるＮ⁺ 拡散層１０８の下方は、上から順にＰウエル１０２−埋め込みＮウエル１０６−ＰｏｎＰ⁺ 基板１０１となっている。このため、放射線によってＰウエル１０２内に発生した電子・正孔のうち電子の一部は埋め込みＮウエル１０６側に抜けるため、Ｎ⁺ 拡散層（ノード拡散層）１０８に入り込む電子の数が少なくなる。また、埋め込みＮウエル１０６やＰｏｎＰ⁺ 基板１０１で発生した電子は、Ｐウエル１０２内に入らないため、Ｎ⁺ 拡散層（ノード拡散層）１０８に電子が入ることはない。このためにソフトエラー耐性は埋め込みＮウエル１０６がない場合に比べて良くなる。一方、ラッチアップ耐量の面からは、通常のＰ基板ではなくＰｏｎＰ⁺ 基板１０１であることと、Ｐウエル１０２はＰウェル電位接続部１０４において埋め込みＮウェル１０６が存在していない箇所においてＰｏｎＰ⁺ 基板１０１に対して一定距離（図１では８ビットおき）ごとに接続していることから、Ｐウエル１０２の抵抗を下げることができラッチアップ耐性も良くなる。

尚、正孔はＰＭＯＳＦＥＴのＰ⁺ 拡散層（ノード拡散層）１０７に入りこみソフトエラーを引き起こすが、電子に比べて移動度が低いこと、ＰＭＯＳＦＥＴのＰ⁺ 拡散層（ノード拡散層）１０７の面積が小さいことなどからソフトエラーが起こりにくい。さらに、ＰＭＯＳＦＥＴが形成されるＮウエル１０３の下方に埋め込みＮウエル１０６があることによって、埋め込みＮウエル１０６がないＮウエル１０３だけの場合に比べて、Ｎウエルの抵抗が少し下がりラッチアップ耐量が良くなる。

ここで、本実施例において、図５に示すように、Ｐウェル電位接続部１０４のＰウェル１０２内の底部からＰｏｎＰ⁺ 基板１０１のＰ⁺ 領域に達するまでの深さ領域に埋め込みＰ⁺ 拡散層１１０を形成してもよい。このような埋め込みＰ⁺ 拡散層１１０を形成することで、Ｐウェル１０２とＰｏｎＰ⁺ 基板１０１との接続抵抗を低減することができ、Ｐウエル１０２の実効抵抗を下げてラッチアップ耐性をさらに向上することが可能である。なお、埋め込みＰ⁺ 拡散層１１０は、図３（ｂ）の製造工程の後に、図６に示すようにＰウェル電位接続部１０４のみを開口するフォトレジストマスクＰＲ７を形成し、ＰｏｎＰ⁺ 基板１０１に対してＰ型不純物を高濃度で所要のエネルギで注入することで形成することが可能である。

また、図示は省略するが、Ｐウエル電位接続部１０４の金属配線１１６またはＮウエル電位接続部１０５の金属配線１１６は少なくともどちらかの各電位接続部を格子状に結ぶと、より電位の安定化を図ることができラッチアップ耐量が向上する。

なお、メモリセルアレイのＰウエル電位接続部１０４の直下に埋め込みＮウエル１０６が存在しないようにするには、ある程度の領域寸法（埋め込みＮウエルの形成条件による）がなくては埋め込みＮウエル１０６が出来上がり時につながってしまうため、Ｐウエル電位接続部１０４を小さくするために必要に応じて埋め込みＮウエル１０６のマスク位置を出来上がりがメモリセル境界（厳密にはソフトエラーを防ぐのに必要な位置）になるように予めずらしておくことが好ましい。

本発明は実施例１のようにメモリセル部に適用されるのみでなく、ＬＳＩの周辺回路（通常のＣＭＯＳ論理回路）についても適用可能である。図７（ａ）は、本発明を当該周辺回路に適用した実施例２の要部平面図、図７（ｂ）は図７（ａ）のＤ−Ｄ線断面図であり、実施例１と等価な部分には同一符号を付してある。ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴが各々ＰｏｎＰ⁺ 基板１０１に形成したＰウエル１０２内とＮウエル１０３内に形成されている。また、前記ＰｏｎＰ⁺ 基板１０１内の前記Ｐウエル１０２及びＮウエル１０３の下層には、埋め込みＮウエル１０６が設けられている。また、ＮＭＯＳＦＥＴの基板電位、すなわちＰウエル１０２の所定電位を取るためのＰウェル電位接続部１０４には前記埋め込みＮウエル１０６が部分的に存在しておらず、Ｐウエル１０２がＰｏｎＰ⁺ 基板１０１と接続している。Ｐウェル電位接続部１０４は図７（ａ）に矩形で囲った領域である。

この実施例２では、Ｐウエル電位はＰｏｎＰ⁺ 基板１０１を通しても得られるので、ノイズ発生時によりＰウエル１０２の電位の変動（ラッチアップ問題の面では上昇）が抑えられる。また、周辺回路のソフトエラー（ここでは論理レベルの反転）も埋め込みＮウエル１０６があることにより防ぐことができる。特に、中性子とシリコンとの核反応によって発生した二次イオンによって発生した多量の電子・正孔によるソフトエラーを防止する効果がある。

なお、本発明は以上の実施例１，２に限定されるものではなく、ＣＭＯＳ構造の回路を備えるＬＳＩでソフトエラー、ラッチアップが問題となる回路を備えるＬＳＩであれば本発明を同様に適用することが可能である。

本発明の実施例１の平面図とＡ−Ａ線、Ｂ−Ｂ線に沿う概略断面図である。図１（ａ）のＣ−Ｃ線に沿う拡大断面図である。図１の製造方法を説明するための工程断面図のその１である。図１の製造方法を説明するための工程断面図のその２である。実施例１の変形例の断面図である。実施例１の変形例の製造方法を説明するための工程断面図である。本発明の実施例２の平面図とＤ−Ｄ線に沿う概略断面図である。従来のＬＳＩの平面図とＥ−Ｅ線断面図である。従来のメモリセルを説明するための図８のＦ−Ｆ線に沿う部分の拡大断面図である。

符号の説明

１０１ＰｏｎＰ⁺ 基板
１０２Ｐウェル
１０３Ｎウェル
１０４Ｐウェル電位接続部
１０５Ｎウェル電位接続部
１０６埋め込みＮウェル
１０７Ｐ⁺ 拡散層
１０８Ｎ⁺ 拡散層
１０９ゲート電極
１１０埋め込みＰウェル
１１１素子分離絶縁膜
１１２Ｐ⁺ 拡散層
１１３Ｎ⁺ 拡散層
１１４層間絶縁膜
１１５コンタクト電極
１１６金属配線

Claims

下部に高濃度不純物領域を有する第一導電型基板の表面付近に第一導電型のウェルと第二導電型のウェルとが形成され、これらのウェル内にそれぞれ第二導電型チャネルのＭＯＳトランジスタと第一導電型チャネルのＭＯＳトランジスタとが形成されている半導体集積回路装置において、前記両ウェルの直下領域にわたって第二導電型の埋め込みウェルが形成される一方で、前記第一導電型のウェルを所定電位に接続する電位接続領域には前記第二導電型の埋め込みウェルが存在しない領域を設けたことを特徴とする半導体集積回路装置
前記第一導電型のウェルの前記第二導電型の埋め込みウェルが存在しない領域には、前記第一導電型基板の高濃度不純物領域に達する深さの高濃度の第１導電型の埋め込み拡散層を備えることを特徴とする請求項１に記載の半導体集積回路装置。
前記第一導電型チャネルのＭＯＳトランジスタと前記第二導電型チャネルのＭＯＳトランジスタとでＳＲＡＭのメモリセルが構成されていることを特徴とする請求項１又は２に記載の半導体集積回路装置。
前記第一導電型ウエルの電位を所定電位に接続する電気接続領域は、前記複数のＳＲＡＭメモリセルのセルアレイ内にあって、所定数のＳＲＡＭセル毎に設けられていることを特徴する請求項３に記載の半導体集積回路装置
前記第一導電型ウェルの電位を所定電位に接続する電位接続領域は、平面パターンが格子状に配設された金属配線に接続されていることを特徴とする請求項４に記載の半導体集積回路装置
前記第一導電型チャネルのＭＯＳトランジスタと前記第二導電型チャネルのＭＯＳトランジスタとで周辺回路としてのＣＭＯＳ論理回路が構成されていることを特徴とする請求項１又は２に記載の半導体集積回路装置。
前記第一導電型ウェルの電位を所定電位に接続する電位接続領域は、前記第一導電型チャネルのＭＯＳトランジスタの拡散層と同じ高濃度の第一導電型の拡散層が形成されていることを特徴とする請求項１ないし６のいずれかに記載の半導体集積回路装置。
下部に高濃度不純物領域を有する第一導電型基板の表面に素子分離領域を形成する工程と、前記基板の所定領域の深い位置に第二導電型の埋め込みウェルを形成する工程と、前記埋め込みウェルの内外領域の上層に第一導電型のウエルと第二導電型のウェルを形成する工程と、前記各ウェルにそれぞれ第二導電型チャネルのＭＯＳトランジスタと第一導電型チャネルのＭＯＳトランジスタとを形成する工程とを備えており、前記第一導電型のウェルの形成工程では当該第一導電型のウェルの一部を前記埋め込みウェルが存在しない領域に形成することを特徴とする半導体集積回路装置の製造方法。
前記埋め込みウェルが存在しない領域の前記第一導電型のウェル内に、第一導電型の不純物を導入して前記基板の高濃度不純物領域にまで達する第一導電型の埋め込み拡散層を形成する工程を含むことを特徴とする請求項８に記載の半導体集積回路装置の製造方法。
前記埋め込みウェルが存在しない領域の前記第一導電型のウェル内に、前記第一導電型チャネルのＭＯＳトランジスタの第一導電型拡散層を形成すると同時に電位接続用の高濃度の第一導電型の拡散層を形成することを特徴とする請求項８または９に記載の半導体集積回路装置の製造方法。