JPH04354158A - 半導体素子 - Google Patents
半導体素子Info
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- JPH04354158A JPH04354158A JP12963391A JP12963391A JPH04354158A JP H04354158 A JPH04354158 A JP H04354158A JP 12963391 A JP12963391 A JP 12963391A JP 12963391 A JP12963391 A JP 12963391A JP H04354158 A JPH04354158 A JP H04354158A
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- JP
- Japan
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- diode
- bonding pad
- substrate
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 239000000758 substrate Substances 0.000 claims abstract description 17
- 230000015572 biosynthetic process Effects 0.000 claims description 9
- 230000001747 exhibiting effect Effects 0.000 claims description 3
- 230000001681 protective effect Effects 0.000 abstract description 8
- 238000009792 diffusion process Methods 0.000 abstract description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 229910052681 coesite Inorganic materials 0.000 description 4
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- 239000000377 silicon dioxide Substances 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 4
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路など
を構成し、入出力部に保護回路を設けた半導体素子に関
する。
を構成し、入出力部に保護回路を設けた半導体素子に関
する。
【０００２】
【従来の技術】半導体集積回路においては、外部から印
加される電圧または外部に接続される回路との間で流入
・流出する電流から内部回路を保護する目的で、内部回
路の入出力部に保護回路が設けられている。例えばＭＯ
Ｓ ＬＳＩにおいては、入力端子は、通常ＭＯＳトラ
ンジスタのゲート電極に接続されているが、入力インピ
ーダンスが高いため、回路基板への実装状態での保存中
もしくは動作中または単体での保存中に入力端子からＭ
ＯＳトランジスタのゲート電極に比較的高い電圧が加わ
り易く、そのため酸化膜が破壊され回復不能の故障に至
るおそれがある。そこで、このような入力端子部には図
２に示すようなＥＳＤ（ＥｌｅｃｔｏｒｏＳｔａｔｉｃ
Ｄｉｓｃｈａｒｇｅ）保護機能を有する保護回路が
設けられている。図２においてＤ１は入力端子からの配
線と電源（ＶＤＤ）間に設けたｐｎ接合ダイオード、Ｄ
２は同じく入力端子からの配線と接地（ＧＮＤ）間に設
けたｐｎ接合ダイオードである。今、入力端子に電源電
圧ＶＤＤを超える正の電圧が印加されると、Ｄ１が導通
してその正電位ノイズを吸収する。また、入力端子に接
地電位ＧＮＤより負のノイズが印加されると、Ｄ２が導
通してその負電圧ノイズを吸収する。
加される電圧または外部に接続される回路との間で流入
・流出する電流から内部回路を保護する目的で、内部回
路の入出力部に保護回路が設けられている。例えばＭＯ
Ｓ ＬＳＩにおいては、入力端子は、通常ＭＯＳトラ
ンジスタのゲート電極に接続されているが、入力インピ
ーダンスが高いため、回路基板への実装状態での保存中
もしくは動作中または単体での保存中に入力端子からＭ
ＯＳトランジスタのゲート電極に比較的高い電圧が加わ
り易く、そのため酸化膜が破壊され回復不能の故障に至
るおそれがある。そこで、このような入力端子部には図
２に示すようなＥＳＤ（ＥｌｅｃｔｏｒｏＳｔａｔｉｃ
Ｄｉｓｃｈａｒｇｅ）保護機能を有する保護回路が
設けられている。図２においてＤ１は入力端子からの配
線と電源（ＶＤＤ）間に設けたｐｎ接合ダイオード、Ｄ
２は同じく入力端子からの配線と接地（ＧＮＤ）間に設
けたｐｎ接合ダイオードである。今、入力端子に電源電
圧ＶＤＤを超える正の電圧が印加されると、Ｄ１が導通
してその正電位ノイズを吸収する。また、入力端子に接
地電位ＧＮＤより負のノイズが印加されると、Ｄ２が導
通してその負電圧ノイズを吸収する。
【０００３】このような保護ダイオードを設けた従来の
半導体素子の構造を図３に示す。図３において（Ａ）は
主要部の平面図、（Ｂ）はその部分の断面図である。図
３（Ｂ）において、サブストレート１は電源電圧ＶＤＤ
に接続され、Ｐ− ウエル３はＧＮＤに接続される。す
なわちサブストレート上に形成したＰ＋ 領域２とサブ
ストレート１間に構成されるｐチャンネルダイオードが
図２に示したダイオードＤ１に相当し、Ｐ− ウエル上
に形成したＮ＋ 領域４とＰ− ウエル３間に構成され
るｎチャンネルダイオードが図２に示したダイオードＤ
２に相当する。また、図において５はＳｉＯ２ 膜、６
はＡｌ配線、７は保護膜である。同図（Ａ）と対応させ
れば明らかなように、Ａｌパターン６のうち６ｅがボン
ディングパッドとなり、配線６ｆがボンディングパッド
６ｅとダイオードＤ１間を接続し、配線６ｇがダイオー
ドＤ１とダイオードＤ２間を接続し、さらに配線６ｈが
ダイオードＤ２と内部回路とを接続する。
半導体素子の構造を図３に示す。図３において（Ａ）は
主要部の平面図、（Ｂ）はその部分の断面図である。図
３（Ｂ）において、サブストレート１は電源電圧ＶＤＤ
に接続され、Ｐ− ウエル３はＧＮＤに接続される。す
なわちサブストレート上に形成したＰ＋ 領域２とサブ
ストレート１間に構成されるｐチャンネルダイオードが
図２に示したダイオードＤ１に相当し、Ｐ− ウエル上
に形成したＮ＋ 領域４とＰ− ウエル３間に構成され
るｎチャンネルダイオードが図２に示したダイオードＤ
２に相当する。また、図において５はＳｉＯ２ 膜、６
はＡｌ配線、７は保護膜である。同図（Ａ）と対応させ
れば明らかなように、Ａｌパターン６のうち６ｅがボン
ディングパッドとなり、配線６ｆがボンディングパッド
６ｅとダイオードＤ１間を接続し、配線６ｇがダイオー
ドＤ１とダイオードＤ２間を接続し、さらに配線６ｈが
ダイオードＤ２と内部回路とを接続する。
【０００４】
【発明が解決しようとする課題】一般に、図２に示した
保護ダイオードＤ１，Ｄ２の大きさは要求される耐圧と
電流容量に応じて決定される。従って過大な印加電圧に
対しても十分に保護しうるものとするためには、素子上
において保護ダイオードの形成領域を広くとらなければ
ならない。ところが、このような保護ダイオードは素子
上に形成される殆ど全てのボンディングパッドに対しそ
れぞれ設けなければならないため、例えばＬＣＤ（液晶
表示素子）を駆動するＬＣＤドライバ用のＬＳＩなどの
ように、極めて多数の端子を有する半導体素子において
は、素子上における保護用ダイオードの占める割合が無
視できない程度に大きくなり、素子サイズを大きくしな
けらばならなくなる。このように従来は、外部から加え
られるノイズに対する保護機能の向上と素子サイズの縮
小という２つの要請に応えられない、という問題があっ
た。
保護ダイオードＤ１，Ｄ２の大きさは要求される耐圧と
電流容量に応じて決定される。従って過大な印加電圧に
対しても十分に保護しうるものとするためには、素子上
において保護ダイオードの形成領域を広くとらなければ
ならない。ところが、このような保護ダイオードは素子
上に形成される殆ど全てのボンディングパッドに対しそ
れぞれ設けなければならないため、例えばＬＣＤ（液晶
表示素子）を駆動するＬＣＤドライバ用のＬＳＩなどの
ように、極めて多数の端子を有する半導体素子において
は、素子上における保護用ダイオードの占める割合が無
視できない程度に大きくなり、素子サイズを大きくしな
けらばならなくなる。このように従来は、外部から加え
られるノイズに対する保護機能の向上と素子サイズの縮
小という２つの要請に応えられない、という問題があっ
た。
【０００５】この発明の目的は、入出力保護回路として
の信頼性を確保しつつ、素子サイズの縮小化に対処し得
る半導体素子を提供することにある。
の信頼性を確保しつつ、素子サイズの縮小化に対処し得
る半導体素子を提供することにある。
【０００６】
【課題を解決するための手段】この発明の半導体素子は
、ボンディングパッド形成領域の周囲で且つそのボンデ
ィングパッドと導通する位置に、サブストレートまたは
ウエルとは逆の伝導型を示す領域を形成してなる。
、ボンディングパッド形成領域の周囲で且つそのボンデ
ィングパッドと導通する位置に、サブストレートまたは
ウエルとは逆の伝導型を示す領域を形成してなる。
【０００７】
【作用】この発明の半導体素子では、サブストレートま
たはウエルとは逆の伝導型を示す領域が、ボンディング
パッド形成領域の周囲で且つそのボンディングパッドと
導通する位置に形成されている。従って、サブストレー
トまたはウエルとの間でｐｎ接合するダイオードがボン
ディングパッドの周囲に構成され、且つそのダイオード
の一端がボンディングパッドに接続され、他端が等価的
に電源電位または接地電位に接続されることになる。従
って、そのダイオードを入出力保護回路を構成する一つ
の保護用ダイオードとして用いることができる。各ボン
ディングパッドは他のボンディングパッドと十分な距離
を隔てているため、ボンディングパッド形成領域の周囲
には十分なスペースがあり、このようなボンディングパ
ッド形成領域の周囲に保護用ダイオードを設けることに
よって、保護用ダイオードの１つを形成するための特別
なスペースを確保する必要がなくなり、入出力保護回路
としての信頼性を確保しつつ素子サイズを縮小化するこ
とができる。
たはウエルとは逆の伝導型を示す領域が、ボンディング
パッド形成領域の周囲で且つそのボンディングパッドと
導通する位置に形成されている。従って、サブストレー
トまたはウエルとの間でｐｎ接合するダイオードがボン
ディングパッドの周囲に構成され、且つそのダイオード
の一端がボンディングパッドに接続され、他端が等価的
に電源電位または接地電位に接続されることになる。従
って、そのダイオードを入出力保護回路を構成する一つ
の保護用ダイオードとして用いることができる。各ボン
ディングパッドは他のボンディングパッドと十分な距離
を隔てているため、ボンディングパッド形成領域の周囲
には十分なスペースがあり、このようなボンディングパ
ッド形成領域の周囲に保護用ダイオードを設けることに
よって、保護用ダイオードの１つを形成するための特別
なスペースを確保する必要がなくなり、入出力保護回路
としての信頼性を確保しつつ素子サイズを縮小化するこ
とができる。
【０００８】
【実施例】この発明の実施例である半導体素子の主要部
の構造を図１に示す。図１において（Ａ）は部分平面図
、（Ｂ）はその断面図である。図１において１はＮ−
サブストレート、２はＰ＋ 領域、３はＰ−ウエル、４
はＮ＋ 領域、５はＳｉＯ２ 膜、６はＡｌパターン、
７は保護膜である。Ａｌパターン６のうち６ｂで示す範
囲がボンディングパッドであり、同図（Ａ）と（Ｂ）と
を対比すれば明らかなように、ボンディングパッド６ｂ
の周囲３辺にＰ＋ 領域２を設け、サブストレート１と
の間でｐチャンネルダイオードを構成するとともに、ボ
ンディングパッドの周囲６ａをＰ＋ 領域２にコンタク
トしている。一方、Ｐ− ウエル３とその上に形成した
Ｎ＋ 領域４との間でｎチャンネルダイオードを構成す
るとともに、Ａｌ配線６ｃの一端と６ｄの一端をそれぞ
れＮ＋ 領域にコンタクトしている。またＡｌ配線６ｃ
の他端はボンディングパッド６ｂから連続し、Ａｌ配線
６ｄの他端は内部回路に接続している。この構成でサブ
ストレート１は電源電圧ＶＤＤに接続され、前記ｐチャ
ンネルダイオードは図２に示した保護用ダイオードＤ１
として作用する。 またＰ− ウエル３はＧＮＤに接続され、前記ｎチャン
ネルダイオードは図２に示した保護用ダイオードＤ２と
して作用する。図１に示した本願発明の実施例を図３に
示した従来例と比較すれば明らかなように、ダイオード
Ｄ１をボンディングパッド６ｂの周囲に形成したため、
図３のように保護用ダイオードＤ１を形成するに要する
特別なスペースを確保する必要がなく、その分素子サイ
ズを縮小することができる。図１に示した例で、Ｐ＋
領域２、Ｐ− ウエル３およびＮ＋ 領域４はそれぞれ
従来と同様の拡散工程により形成することができ、Ｓｉ
Ｏ２ 膜５の形成と窓あけ、Ａｌ膜６のパターン化、保
護膜７の形成と窓あけ等は全て従来と同一方法で行うこ
とができる。
の構造を図１に示す。図１において（Ａ）は部分平面図
、（Ｂ）はその断面図である。図１において１はＮ−
サブストレート、２はＰ＋ 領域、３はＰ−ウエル、４
はＮ＋ 領域、５はＳｉＯ２ 膜、６はＡｌパターン、
７は保護膜である。Ａｌパターン６のうち６ｂで示す範
囲がボンディングパッドであり、同図（Ａ）と（Ｂ）と
を対比すれば明らかなように、ボンディングパッド６ｂ
の周囲３辺にＰ＋ 領域２を設け、サブストレート１と
の間でｐチャンネルダイオードを構成するとともに、ボ
ンディングパッドの周囲６ａをＰ＋ 領域２にコンタク
トしている。一方、Ｐ− ウエル３とその上に形成した
Ｎ＋ 領域４との間でｎチャンネルダイオードを構成す
るとともに、Ａｌ配線６ｃの一端と６ｄの一端をそれぞ
れＮ＋ 領域にコンタクトしている。またＡｌ配線６ｃ
の他端はボンディングパッド６ｂから連続し、Ａｌ配線
６ｄの他端は内部回路に接続している。この構成でサブ
ストレート１は電源電圧ＶＤＤに接続され、前記ｐチャ
ンネルダイオードは図２に示した保護用ダイオードＤ１
として作用する。 またＰ− ウエル３はＧＮＤに接続され、前記ｎチャン
ネルダイオードは図２に示した保護用ダイオードＤ２と
して作用する。図１に示した本願発明の実施例を図３に
示した従来例と比較すれば明らかなように、ダイオード
Ｄ１をボンディングパッド６ｂの周囲に形成したため、
図３のように保護用ダイオードＤ１を形成するに要する
特別なスペースを確保する必要がなく、その分素子サイ
ズを縮小することができる。図１に示した例で、Ｐ＋
領域２、Ｐ− ウエル３およびＮ＋ 領域４はそれぞれ
従来と同様の拡散工程により形成することができ、Ｓｉ
Ｏ２ 膜５の形成と窓あけ、Ａｌ膜６のパターン化、保
護膜７の形成と窓あけ等は全て従来と同一方法で行うこ
とができる。
【０００９】なお、図１に示した実施例では、ボンディ
ングパッド形成領域の周囲に形成した拡散領域がサブス
トレートとの間でダイオードを構成するものであったが
、ボンディングパッド形成領域にウエルを拡散させ、さ
らにウエル上においてボンディングパッド形成位置の周
囲に拡散領域を形成し、この拡散領域とウエルとの間で
ダイオードを構成するようにしてもよい。また、実施例
ではＮ− サブストレートを用いたが、Ｐ− サブスト
レートを用い、Ｐ＋ 領域２、Ｐ− ウエル３およびＮ
＋ 領域４を全て逆の伝導型を示す拡散領域としてもよ
い。
ングパッド形成領域の周囲に形成した拡散領域がサブス
トレートとの間でダイオードを構成するものであったが
、ボンディングパッド形成領域にウエルを拡散させ、さ
らにウエル上においてボンディングパッド形成位置の周
囲に拡散領域を形成し、この拡散領域とウエルとの間で
ダイオードを構成するようにしてもよい。また、実施例
ではＮ− サブストレートを用いたが、Ｐ− サブスト
レートを用い、Ｐ＋ 領域２、Ｐ− ウエル３およびＮ
＋ 領域４を全て逆の伝導型を示す拡散領域としてもよ
い。
【００１０】
【発明の効果】この発明によれば、素子における保護用
ダイオードの占める割合（面積）を削減することができ
るので、入出力保護回路本来の目的であるＥＳＤ保護機
能を十分確保しつつ素子の縮小化を実現することができ
る。
ダイオードの占める割合（面積）を削減することができ
るので、入出力保護回路本来の目的であるＥＳＤ保護機
能を十分確保しつつ素子の縮小化を実現することができ
る。
【図１】この発明の実施例である半導体素子の構造を示
す図であり、（Ａ）は部分平面図、（Ｂ）は断面図であ
る。
す図であり、（Ａ）は部分平面図、（Ｂ）は断面図であ
る。
【図２】一般的な入出力保護回路とその動作を示す回路
図である。
図である。
【図３】従来の半導体素子の構造を示す図であり、（Ａ
）は部分平面図、（Ｂ）は断面図である。
）は部分平面図、（Ｂ）は断面図である。
１ サブストレート
５ ＳｉＯ２ 膜
６ Ａｌパターン
７ 保護膜
Ｄ１ ｐチャンネルダイオード
Ｄ２ ｎチャンネルダイオード
６ｅ ボンディングパッド
Claims (1)
- 【請求項１】ボンディングパッド形成領域の周囲で且つ
そのボンディングパッドと導通する位置に、サブストレ
ートまたはウエルとは逆の伝導型を示す領域を形成して
なる半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12963391A JPH04354158A (ja) | 1991-05-31 | 1991-05-31 | 半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12963391A JPH04354158A (ja) | 1991-05-31 | 1991-05-31 | 半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04354158A true JPH04354158A (ja) | 1992-12-08 |
Family
ID=15014324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12963391A Pending JPH04354158A (ja) | 1991-05-31 | 1991-05-31 | 半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04354158A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013153170A (ja) * | 2013-02-12 | 2013-08-08 | Renesas Electronics Corp | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63147357A (ja) * | 1986-09-10 | 1988-06-20 | ブリティッシュ アエロスペース ピーエルシー | 静電気放電保護回路 |
-
1991
- 1991-05-31 JP JP12963391A patent/JPH04354158A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63147357A (ja) * | 1986-09-10 | 1988-06-20 | ブリティッシュ アエロスペース ピーエルシー | 静電気放電保護回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013153170A (ja) * | 2013-02-12 | 2013-08-08 | Renesas Electronics Corp | 半導体装置 |
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