JPH0227703B2 - - Google Patents
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- JPH0227703B2 JPH0227703B2 JP58060554A JP6055483A JPH0227703B2 JP H0227703 B2 JPH0227703 B2 JP H0227703B2 JP 58060554 A JP58060554 A JP 58060554A JP 6055483 A JP6055483 A JP 6055483A JP H0227703 B2 JPH0227703 B2 JP H0227703B2
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
- G06F17/14—Fourier, Walsh or analogous domain transformations, e.g. Laplace, Hilbert, Karhunen-Loeve, transforms
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- Engineering & Computer Science (AREA)
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- Databases & Information Systems (AREA)
- Software Systems (AREA)
- General Engineering & Computer Science (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】
この発明はバタラフイ演算回路と、二つのデー
タ入出力用メモリとを有するステージが複数個縦
続接続されているブロツク浮動小数点演算型高速
フーリエ変換プロセツサに関し、特に自動スケー
リング回路に係わる。
タ入出力用メモリとを有するステージが複数個縦
続接続されているブロツク浮動小数点演算型高速
フーリエ変換プロセツサに関し、特に自動スケー
リング回路に係わる。
高速フーリエ変換プロセツサを含め、一般の演
算装置においては、そのハードウエア構成から演
算語長が決まる。演算対象のデータのダイナミツ
クレンジが広いと、演算により決められた演算語
長よりも長い語長となり、いわゆるオーバーフロ
ーが生じることがある。従来においてはこのよう
なオーバーフローが発生すると、演算対象データ
を桁下げして再び演算を行い、オーバーフローし
ないようにしていた。このように演算しオーバー
フローが生じると、桁下げを行つて再び演算をや
りなおすため、演算時間が長くなる欠点があつ
た。
算装置においては、そのハードウエア構成から演
算語長が決まる。演算対象のデータのダイナミツ
クレンジが広いと、演算により決められた演算語
長よりも長い語長となり、いわゆるオーバーフロ
ーが生じることがある。従来においてはこのよう
なオーバーフローが発生すると、演算対象データ
を桁下げして再び演算を行い、オーバーフローし
ないようにしていた。このように演算しオーバー
フローが生じると、桁下げを行つて再び演算をや
りなおすため、演算時間が長くなる欠点があつ
た。
この発明の目的は、高速フーリエ変換プロセツ
サを、バタフライ演算回路と、二つのデータ入出
力用メモリとをもつステージの複数個を縦続的に
接続して、高速度に演算を行うと共に、その場合
のオーバーフローを予測して演算のやりなおしを
必要とせず、それだけ演算時間を短かくすること
にある。
サを、バタフライ演算回路と、二つのデータ入出
力用メモリとをもつステージの複数個を縦続的に
接続して、高速度に演算を行うと共に、その場合
のオーバーフローを予測して演算のやりなおしを
必要とせず、それだけ演算時間を短かくすること
にある。
この発明によればバタフライ演算回路と、二つ
のデータ入出力用メモリとをもつステージが複数
個縦続接続された高速フーリエ変換プロセツサに
おいて、各ステージに対し、その入力データの上
位2ビツトを入力して最大値を検出する回路を含
むスケーリング回路と加算回路とがそれぞれ設け
られ、これら加算回路は縦続的に接続され、各ス
テージ入力における1フレーム内のデータの最大
値を上記最大値検出回路で検出してそのステージ
におけるバタフライ演算のオーバーフローを予知
し、そのオーバーフロー防止のためのスケーリン
グ信号をそのスケーリング回路からそのステージ
へ出力すると共に、そのステージの加算回路の内
容を1だけ増加し、その加算回路の出力をスケー
ルフアクタとして次段ステージの加算回路へ入力
し、そのスケールフアクタの最終出力結果として
高速フーリエ変換プロセツサにおけるスペクトル
出力データの指数部を得る。
のデータ入出力用メモリとをもつステージが複数
個縦続接続された高速フーリエ変換プロセツサに
おいて、各ステージに対し、その入力データの上
位2ビツトを入力して最大値を検出する回路を含
むスケーリング回路と加算回路とがそれぞれ設け
られ、これら加算回路は縦続的に接続され、各ス
テージ入力における1フレーム内のデータの最大
値を上記最大値検出回路で検出してそのステージ
におけるバタフライ演算のオーバーフローを予知
し、そのオーバーフロー防止のためのスケーリン
グ信号をそのスケーリング回路からそのステージ
へ出力すると共に、そのステージの加算回路の内
容を1だけ増加し、その加算回路の出力をスケー
ルフアクタとして次段ステージの加算回路へ入力
し、そのスケールフアクタの最終出力結果として
高速フーリエ変換プロセツサにおけるスペクトル
出力データの指数部を得る。
また高速フーリエ変換プロセツサへの入力デー
タのビツト数をiとした場合に、必要に応じてi
ビツトのうちからjビツト(j<i)をビツト変
換回路で選択し、その選択されたjビツトを
FFTの初段ステージに入力し、そのビツト変換
回路でのビツト選択信号を自動スケーリング装置
の初段の加算器へ入力してスケールフアクタの初
期値とする。jビツトの選択はそのiビツトデー
タの上位の複数ビツト、例えば4ビツトの状態を
見て、FFTプロセツサ内での演算にオーバーフ
ローが発生しないようにiビツト中の適当な部分
のjビツトを選択する。
タのビツト数をiとした場合に、必要に応じてi
ビツトのうちからjビツト(j<i)をビツト変
換回路で選択し、その選択されたjビツトを
FFTの初段ステージに入力し、そのビツト変換
回路でのビツト選択信号を自動スケーリング装置
の初段の加算器へ入力してスケールフアクタの初
期値とする。jビツトの選択はそのiビツトデー
タの上位の複数ビツト、例えば4ビツトの状態を
見て、FFTプロセツサ内での演算にオーバーフ
ローが発生しないようにiビツト中の適当な部分
のjビツトを選択する。
このようにこの発明によつて高速フーリエ変換
プロセツサは演算語長が比較的短かく、従つてハ
ードウエアの規模を余り大きくすることなく、入
力データの値、つまり振幅が大きく変動する入力
信号の高速フーリエ変換を実時間で行うことを可
能とする。このように入力信号振幅のダイナミツ
クレンジが大きく、しかも短時間で高速フーリエ
変換することが要求されるものとして、物体が微
視的に破壊する際に、その歪みエネルギーの一部
が超音波として放出されるアコーステイツクエミ
ツシヨン(以下AEと記す)を監視して材料、設
備機器の異常を検知する応用例がある。
プロセツサは演算語長が比較的短かく、従つてハ
ードウエアの規模を余り大きくすることなく、入
力データの値、つまり振幅が大きく変動する入力
信号の高速フーリエ変換を実時間で行うことを可
能とする。このように入力信号振幅のダイナミツ
クレンジが大きく、しかも短時間で高速フーリエ
変換することが要求されるものとして、物体が微
視的に破壊する際に、その歪みエネルギーの一部
が超音波として放出されるアコーステイツクエミ
ツシヨン(以下AEと記す)を監視して材料、設
備機器の異常を検知する応用例がある。
以下この発明を、AE信号を捕捉して物体の微
視的破壊を検出する装置に適用した場合を図面を
参照して説明する。
視的破壊を検出する装置に適用した場合を図面を
参照して説明する。
第1図において、被検出物体11の微視的破壊
により発生するAE信号はピツクアツプ12によ
り電気信号として捕捉される。このピツクアツプ
12の出力は増幅器13で増幅されて端子14よ
りAD変換器15へ入力される。増幅器13の出
力は比較器16へも入力されて基準信号源17の
基準信号と比較され、その入力の絶対値が基準信
号より大きい場合はAE信号が入力されたと判定
されてAD変換器15以後の動作を開始させると
共に時間信号発生器18を起動し、時間経過を知
ることができるようにされる。
により発生するAE信号はピツクアツプ12によ
り電気信号として捕捉される。このピツクアツプ
12の出力は増幅器13で増幅されて端子14よ
りAD変換器15へ入力される。増幅器13の出
力は比較器16へも入力されて基準信号源17の
基準信号と比較され、その入力の絶対値が基準信
号より大きい場合はAE信号が入力されたと判定
されてAD変換器15以後の動作を開始させると
共に時間信号発生器18を起動し、時間経過を知
ることができるようにされる。
AD変換器15ではその入力されたAE信号を
一定周期で標本化し、その各標本値を複数ビツト
のデイジタル信号に変換する。そのデイジタル信
号はバツフアメモリ19に書き込まれ、これより
高速フーリエ変換(以下FFTと記す)プロセツ
サ21に転送され、FFTプロセツサ21よりの
複素周波数スペクトル出力はパワースペクトル演
算器22でパワースペクトルに変換されて累算器
23に入力され、AE信号1個を1イベントと定
義すれば、1イベントに対して累算されたパワー
スペクトルが計算され、データ圧縮器24へ転送
される。自動スケーリング回路25はFFTプロ
セツサ21で行なわれるブロツク浮動小数点演算
を制御しつつスケールフアクタを計算する。この
スケールフアクタ26は、累算器23における累
算の際のスペクトル強度の規格化に用いられる。
一定周期で標本化し、その各標本値を複数ビツト
のデイジタル信号に変換する。そのデイジタル信
号はバツフアメモリ19に書き込まれ、これより
高速フーリエ変換(以下FFTと記す)プロセツ
サ21に転送され、FFTプロセツサ21よりの
複素周波数スペクトル出力はパワースペクトル演
算器22でパワースペクトルに変換されて累算器
23に入力され、AE信号1個を1イベントと定
義すれば、1イベントに対して累算されたパワー
スペクトルが計算され、データ圧縮器24へ転送
される。自動スケーリング回路25はFFTプロ
セツサ21で行なわれるブロツク浮動小数点演算
を制御しつつスケールフアクタを計算する。この
スケールフアクタ26は、累算器23における累
算の際のスペクトル強度の規格化に用いられる。
基数2の高速フーリエ変換アルゴリズムでは2n
個のデータを1フレームと定義して各フレーム毎
にFFT演算を行なう。例えばn=10の場合1024
個のデータ群で1フレームを形成する。またサン
プリング(標本化)定理によれば、被測定信号の
含む最高周波数の少くとも2倍のサンプリング周
波数によつてサンプリングを行なわなければ
FFTによるスペクトルは確定しない。AE信号が
1MHzの周波数成分を有していればサンプリング
周波数(s)は2MHzとなる。従つて1フレーム
のデータを取り込むのに必要な時間(T)は次
の(1)式の様に求められる。
個のデータを1フレームと定義して各フレーム毎
にFFT演算を行なう。例えばn=10の場合1024
個のデータ群で1フレームを形成する。またサン
プリング(標本化)定理によれば、被測定信号の
含む最高周波数の少くとも2倍のサンプリング周
波数によつてサンプリングを行なわなければ
FFTによるスペクトルは確定しない。AE信号が
1MHzの周波数成分を有していればサンプリング
周波数(s)は2MHzとなる。従つて1フレーム
のデータを取り込むのに必要な時間(T)は次
の(1)式の様に求められる。
T=2n/s=1024/2×106
=0.512msec (1)
第2図にAE信号とフレーム分割の模式図を示
す。この図に示すように1フレームTよりも長
い接続時間を有するAE信号に対してのFFT方法
は2通りあり、n=13として1フレーム8192点の
FFTを行なう方法と、8フレームについてそれ
ぞれFFTを行ない、得られたスペクトル成分を
累算することによりスペクトルを求める方法とが
ある。第1図に示した例では ハードウエア量が少なくて済むこと、 AE信号の場合さほど分解能は問わないこと、 累算による平均化操作のためFFT特有のス
ペクトルの微細振動が抑えられること、 等の理由により後者を採用している。しかし前者
の手法によつてもよい。
す。この図に示すように1フレームTよりも長
い接続時間を有するAE信号に対してのFFT方法
は2通りあり、n=13として1フレーム8192点の
FFTを行なう方法と、8フレームについてそれ
ぞれFFTを行ない、得られたスペクトル成分を
累算することによりスペクトルを求める方法とが
ある。第1図に示した例では ハードウエア量が少なくて済むこと、 AE信号の場合さほど分解能は問わないこと、 累算による平均化操作のためFFT特有のス
ペクトルの微細振動が抑えられること、 等の理由により後者を採用している。しかし前者
の手法によつてもよい。
この発明によるFFTプロセツサは第3図に示
すように、2n点を1フレームとするとn段のバタ
フライ演算ステージ33およびその前段に設けら
れたウインドウ処理を行なうステージ32から構
成されており、n=10の1024点の場合はステージ
32,33を合せて11段の縦続ステージ構成とな
つている。第4図に第1図及び第3図中のバツフ
アメモリ19を、第5図にステージ33のブロツ
ク図を示す。バツフアメモリ19及び各ステージ
32,33は全て2面の入出力用メモリM1,M2
を有しており、一方がAD変換器15あるいは前
段のステージの出力データの書き込み状態にある
時、他方は以前に書き込んだデータを演算後次段
へ転送する読出し状態とされる。そして1024点の
データの転送が終了するとメモリM1とM2の状態
が交換され、今まで読出し状態であつたメモリが
書き込み状態に、書き込み状態であつたメモリが
読み出し状態になることによつて、データの流れ
がパイプライン的に行なわれる。この時メモリア
クセスのためのアドレスは、アドレスレジスタユ
ニツト37から供給される。
すように、2n点を1フレームとするとn段のバタ
フライ演算ステージ33およびその前段に設けら
れたウインドウ処理を行なうステージ32から構
成されており、n=10の1024点の場合はステージ
32,33を合せて11段の縦続ステージ構成とな
つている。第4図に第1図及び第3図中のバツフ
アメモリ19を、第5図にステージ33のブロツ
ク図を示す。バツフアメモリ19及び各ステージ
32,33は全て2面の入出力用メモリM1,M2
を有しており、一方がAD変換器15あるいは前
段のステージの出力データの書き込み状態にある
時、他方は以前に書き込んだデータを演算後次段
へ転送する読出し状態とされる。そして1024点の
データの転送が終了するとメモリM1とM2の状態
が交換され、今まで読出し状態であつたメモリが
書き込み状態に、書き込み状態であつたメモリが
読み出し状態になることによつて、データの流れ
がパイプライン的に行なわれる。この時メモリア
クセスのためのアドレスは、アドレスレジスタユ
ニツト37から供給される。
各ステージ33におけるバタフライ演算ユニツ
ト41も制御部38より与えられるマイクロ命令
によつて制御され、パイプライン演算によりバタ
フライ演算を行う。各ステージ33には回転因子
が記憶されたメモリ44が設けられている。各ス
テージにおける入力データをAk,Bk、出力デー
タをA′k,B′k、回転因子をWkと略記すれば、各
ステージでのバタフライ演算は次の(2)式の繰り返
しとなる。
ト41も制御部38より与えられるマイクロ命令
によつて制御され、パイプライン演算によりバタ
フライ演算を行う。各ステージ33には回転因子
が記憶されたメモリ44が設けられている。各ス
テージにおける入力データをAk,Bk、出力デー
タをA′k,B′k、回転因子をWkと略記すれば、各
ステージでのバタフライ演算は次の(2)式の繰り返
しとなる。
A′k=Ak+WkBk
B′k=Ak−WkBk ……(2)
この際マイクロ命令の命令状態が第6図に示す
状態で与えられ、この命令を解読すすることによ
つて第6図に示すようにD1乃至D6,S1乃至S4、
更にSUBの制御信号が発生して第7図に示すよ
うな内容の命令が実行される。この結果このよう
な命令を用いてメモリM1,M2から読出されたデ
ータ中の入力Akは第5図に示すようにレジスタ
42に、バスバツフア43を介して格納され、入
力データBkがバスバツフア43を介して、また
回転因子Wkが回転因子用ROM(メモリ)44か
ら乗算器45にそれぞれ格納されて乗算が行なわ
れる。ROM44にアドレス46が与えられると
共にこのアドレス46はマルチプレクサ47によ
り選択されてメモリM1,M2に選択的に与えられ
る。乗算器45の乗算結果はマルチプレクサ47
及び加算器51を介してレジスタ48又は49に
格納される。その乗算結果WkBkはマルチプレク
サ52を通り、排他的論理和回路53を通り、更
にマルチプレクサ54を通つて加算器51に与え
られる。その際に排他的論理和回路53の一方の
入力を全て“0”又は全て“1”とし、前者の場
合はその出力とレジスタ42の内容とを加算して
A′kを得、後者の場合はレジスタ42の内容と加
算する際にさらに“1”を加えてWkBkの補数を
得て加算結果にB′kを得る。これらにより(2)式の
バタフライ演算がパイプライン式に実行されるよ
うにデータが入力され各部が制御される。演算結
果はオーバーフロー防止回路55を通じて次のス
テージに送られる。なおメモリM1,M2に対する
書込みはデータ56がバスバツフア57を介して
メモリM1,M2に与えられると共にアドレス58
がマルチプレクサ47で選択されてメモリM1,
M2に与えられて行われる。
状態で与えられ、この命令を解読すすることによ
つて第6図に示すようにD1乃至D6,S1乃至S4、
更にSUBの制御信号が発生して第7図に示すよ
うな内容の命令が実行される。この結果このよう
な命令を用いてメモリM1,M2から読出されたデ
ータ中の入力Akは第5図に示すようにレジスタ
42に、バスバツフア43を介して格納され、入
力データBkがバスバツフア43を介して、また
回転因子Wkが回転因子用ROM(メモリ)44か
ら乗算器45にそれぞれ格納されて乗算が行なわ
れる。ROM44にアドレス46が与えられると
共にこのアドレス46はマルチプレクサ47によ
り選択されてメモリM1,M2に選択的に与えられ
る。乗算器45の乗算結果はマルチプレクサ47
及び加算器51を介してレジスタ48又は49に
格納される。その乗算結果WkBkはマルチプレク
サ52を通り、排他的論理和回路53を通り、更
にマルチプレクサ54を通つて加算器51に与え
られる。その際に排他的論理和回路53の一方の
入力を全て“0”又は全て“1”とし、前者の場
合はその出力とレジスタ42の内容とを加算して
A′kを得、後者の場合はレジスタ42の内容と加
算する際にさらに“1”を加えてWkBkの補数を
得て加算結果にB′kを得る。これらにより(2)式の
バタフライ演算がパイプライン式に実行されるよ
うにデータが入力され各部が制御される。演算結
果はオーバーフロー防止回路55を通じて次のス
テージに送られる。なおメモリM1,M2に対する
書込みはデータ56がバスバツフア57を介して
メモリM1,M2に与えられると共にアドレス58
がマルチプレクサ47で選択されてメモリM1,
M2に与えられて行われる。
この様なパイプライン構成により、実時間演算
でナイキスト周波数1.4MHzという高速演算が可
能となり、AE信号の実時間高速フーリエ変換が
達成された。
でナイキスト周波数1.4MHzという高速演算が可
能となり、AE信号の実時間高速フーリエ変換が
達成された。
AE信号の特徴の一つに、各イベントの強度が
非常にばらついていることがあり、そのレンジは
40dB以上もある。またAE信号波形自体も減衰振
動波形であり1イベント内の各フレームについて
もデータの大きさはそれぞれ異なるため、フレー
ム分割を行なつた場合イベントの最後の方のフレ
ームに含まれるデータは小振幅のものとなる。従
つて有限語長のデイジタル演算を行なう場合は、
小振幅信号に対しても桁落ちなく十分な演算精度
が得られる様に、AD変換器15の語長を大きく
とり入力信号強度に合せて適当なビツトをその中
より選択すること、および自動スケーリング手段
によつて演算時のオーバーフローおよびアンダー
フローを防止することが好ましい。
非常にばらついていることがあり、そのレンジは
40dB以上もある。またAE信号波形自体も減衰振
動波形であり1イベント内の各フレームについて
もデータの大きさはそれぞれ異なるため、フレー
ム分割を行なつた場合イベントの最後の方のフレ
ームに含まれるデータは小振幅のものとなる。従
つて有限語長のデイジタル演算を行なう場合は、
小振幅信号に対しても桁落ちなく十分な演算精度
が得られる様に、AD変換器15の語長を大きく
とり入力信号強度に合せて適当なビツトをその中
より選択すること、および自動スケーリング手段
によつて演算時のオーバーフローおよびアンダー
フローを防止することが好ましい。
第3図にこの発明による自動スケーリング回路
25を備えたFFTプロセツサのブロツク図を示
す。例えばAD変換器15の語長を10ビツト、
FFTデータ語長を8ビツトとする。バツフアメ
モリ19については、第4図において一方のメモ
リにAD変換器15から1フレームの10ビツト
(D9〜D0)のデータが書き込まれる際に、フレー
ムの中での最大値を最大値検出器61(第3図)
で検出し、各フレームごとにその検出出力がフリ
ツプフロツプ67にセツトされ、そのセツト内容
がデコーダ62でデコードされ、デコーダ62の
出力で次のように制御される。10ビツトで表現で
きる最大値は1023であるから、検出器61で検出
された最大値が1023/4=255以下であればデコ
ーダ62から出力されるビツトセレクト信号63
によつてバツフアメモリ19内のビツトセレクタ
(ビツト変換回路)60において第4図中のバス
バツフア64が選択され、255〜511(=1023/2)
の範囲内であればバスバツフア65が、512以上
であればバスバツフア66がそれぞれ選択され、
8ビツトデータとしてFFTプロセツサ21に転
送される。フリツプフロツプ回路67の出力はま
たゲート回路68を通りスケールフアクタ26の
初期値となつてカウンタ73にプリセツトされ
る。このようにして、いたずらにFFTプロセツ
サ21のデータ語長、すなわちハードウエア量を
増大させることなく振幅変化の大きいAE入力信
号に対するダイナミツクレンジを広げることがで
き、8ビツト語長を有効に使用することができ
る。
25を備えたFFTプロセツサのブロツク図を示
す。例えばAD変換器15の語長を10ビツト、
FFTデータ語長を8ビツトとする。バツフアメ
モリ19については、第4図において一方のメモ
リにAD変換器15から1フレームの10ビツト
(D9〜D0)のデータが書き込まれる際に、フレー
ムの中での最大値を最大値検出器61(第3図)
で検出し、各フレームごとにその検出出力がフリ
ツプフロツプ67にセツトされ、そのセツト内容
がデコーダ62でデコードされ、デコーダ62の
出力で次のように制御される。10ビツトで表現で
きる最大値は1023であるから、検出器61で検出
された最大値が1023/4=255以下であればデコ
ーダ62から出力されるビツトセレクト信号63
によつてバツフアメモリ19内のビツトセレクタ
(ビツト変換回路)60において第4図中のバス
バツフア64が選択され、255〜511(=1023/2)
の範囲内であればバスバツフア65が、512以上
であればバスバツフア66がそれぞれ選択され、
8ビツトデータとしてFFTプロセツサ21に転
送される。フリツプフロツプ回路67の出力はま
たゲート回路68を通りスケールフアクタ26の
初期値となつてカウンタ73にプリセツトされ
る。このようにして、いたずらにFFTプロセツ
サ21のデータ語長、すなわちハードウエア量を
増大させることなく振幅変化の大きいAE入力信
号に対するダイナミツクレンジを広げることがで
き、8ビツト語長を有効に使用することができ
る。
第3図の各ステージ33についても同様にして
1フレーム内の最大値を検出する手段を用いてブ
ロツク浮動小数点演算を制御することができる。
そのため各ステージ33に対し、最大値検出回路
71を含むスケーリング回路70と加算回路73
とがそれぞれ設けられ、これら加算回路73はス
テージ33の順に縦続的に接続されている。バタ
フライ演算は(2)式の通りであるが、ここで|Wk
|≦1であるからオーバーフローの可能性がある
のは、データAkあるいはBkが8ビツトで表現さ
れる最大値の半分を越えた時である。FFTプロ
セツサ21内ではデータAk,Bkがとり得る値の
範囲は −128≦Ak,Bk≦127 ……(3) であるから Ak,Bk<−64 あるいはAk,Bk>63 ……(4) となつた時のみ Ak′=Ak′/2 B′k=B′k/2 ……(5) とすればよいことになる。これをブロツク浮動小
数点演算とよぶが、この方法により8ビツト語長
を最大限に利用しつつバタフライ演算を行なうこ
とができる。ここで、2で割るか割らないかの制
御は、そのステージ33の入力データの上位2ビ
ツトを最大値検出回路71に入力し、(4)式の条件
を検出し、その出力をフリツプフロツプ回路67
でラツチしてブロツク浮動小数点演算信号(スケ
ーリング信号)72としてスケーリング回路70
から対応するステージのオーバーフロー防止回路
55(第5図)に与えることによつて行なう。ま
た同時にスケーリング回路70の出力を用い、ス
テージの出力データを2で割つた場合のみそのス
テージ33の加算回路としてのカウンタ73の内
容、つまりスケールフアクタを1歩進する。この
スケールフアクタはデータフローに同期して各ス
テージのカウンタ73を伝搬してゆく。従つて最
終的に出力されるスケールフアクタ26はFFT
演算時に2で割つた回数を示すことになるため、
2を底とした指数表示量となつて周波数スペクト
ルの指数部を形成することになる。よつて累算の
際にはこのスケールフアクタで仮数部のスペクト
ルを規格化して累算する。
1フレーム内の最大値を検出する手段を用いてブ
ロツク浮動小数点演算を制御することができる。
そのため各ステージ33に対し、最大値検出回路
71を含むスケーリング回路70と加算回路73
とがそれぞれ設けられ、これら加算回路73はス
テージ33の順に縦続的に接続されている。バタ
フライ演算は(2)式の通りであるが、ここで|Wk
|≦1であるからオーバーフローの可能性がある
のは、データAkあるいはBkが8ビツトで表現さ
れる最大値の半分を越えた時である。FFTプロ
セツサ21内ではデータAk,Bkがとり得る値の
範囲は −128≦Ak,Bk≦127 ……(3) であるから Ak,Bk<−64 あるいはAk,Bk>63 ……(4) となつた時のみ Ak′=Ak′/2 B′k=B′k/2 ……(5) とすればよいことになる。これをブロツク浮動小
数点演算とよぶが、この方法により8ビツト語長
を最大限に利用しつつバタフライ演算を行なうこ
とができる。ここで、2で割るか割らないかの制
御は、そのステージ33の入力データの上位2ビ
ツトを最大値検出回路71に入力し、(4)式の条件
を検出し、その出力をフリツプフロツプ回路67
でラツチしてブロツク浮動小数点演算信号(スケ
ーリング信号)72としてスケーリング回路70
から対応するステージのオーバーフロー防止回路
55(第5図)に与えることによつて行なう。ま
た同時にスケーリング回路70の出力を用い、ス
テージの出力データを2で割つた場合のみそのス
テージ33の加算回路としてのカウンタ73の内
容、つまりスケールフアクタを1歩進する。この
スケールフアクタはデータフローに同期して各ス
テージのカウンタ73を伝搬してゆく。従つて最
終的に出力されるスケールフアクタ26はFFT
演算時に2で割つた回数を示すことになるため、
2を底とした指数表示量となつて周波数スペクト
ルの指数部を形成することになる。よつて累算の
際にはこのスケールフアクタで仮数部のスペクト
ルを規格化して累算する。
スケールリング回路70の具体例を第8図に示
す。即ち前段ステージからの演算結果中の上位2
ビツト、つまり第6及び第7ビツトD6,D7が排
他的論理和回路(EXNOR)75に入力され、こ
の出力はNOR回路76を通じてD形フリツプフ
ロツプ77に供給され、各データごとにクロツク
78により読込まれる。そのフリツプフロツプ7
7の出力はNOR回路76を通じて帰還される。
よつてデータAk,Bkが−64<Ak,Bk<63の範囲
外になると回路75の出力が“1”となり、フリ
ツプフロツプ77の出力は“1”となり、この
状態が保持される。この“1”となつた時にカウ
ンタ73が1歩進される。1フレーム(この例で
は1024標本)分のデータが取込まれるごとにクロ
ツク79によりカウンタ73に前段ステージのカ
ウンタ73の内容がラツチされ、またフリツプフ
ロツプ77の出力はフリツプフロツプ67にラ
ツチされる。フリツプフロツプ67のQ出力はブ
ロツク浮動小数点演算制御信号72として出力さ
れる。クロツク79の反転信号でフリツプフロツ
プ77はゼロにプリセツトされる。
す。即ち前段ステージからの演算結果中の上位2
ビツト、つまり第6及び第7ビツトD6,D7が排
他的論理和回路(EXNOR)75に入力され、こ
の出力はNOR回路76を通じてD形フリツプフ
ロツプ77に供給され、各データごとにクロツク
78により読込まれる。そのフリツプフロツプ7
7の出力はNOR回路76を通じて帰還される。
よつてデータAk,Bkが−64<Ak,Bk<63の範囲
外になると回路75の出力が“1”となり、フリ
ツプフロツプ77の出力は“1”となり、この
状態が保持される。この“1”となつた時にカウ
ンタ73が1歩進される。1フレーム(この例で
は1024標本)分のデータが取込まれるごとにクロ
ツク79によりカウンタ73に前段ステージのカ
ウンタ73の内容がラツチされ、またフリツプフ
ロツプ77の出力はフリツプフロツプ67にラ
ツチされる。フリツプフロツプ67のQ出力はブ
ロツク浮動小数点演算制御信号72として出力さ
れる。クロツク79の反転信号でフリツプフロツ
プ77はゼロにプリセツトされる。
バツフアメモリ19からFFTプロセツサ21
へ入力する際のスケールフアクタの作成は例えば
第9図に示すように行われる。即ちAD変換器1
5からの10ビツトD0〜D9(D9が最上位ビツト)中
の上位4ビツトD8,D9及びD7,D9が排他的論理
和回路83及び84にそれぞれ供給され、これら
回路83,84の出力はAND回路85へ供給さ
れ、回路83,85の出力はそれぞれインバータ
を通じてNOR回路86,87へ供給される。
NOR回路86,87の出力はそれぞれクロツク
78によりデータごとにフリツプフロツプ88,
89に取込まれ、このフリツプフロツプ88,8
9の各出力はそれぞれNOR回路86,87に
帰還される。従つて入力データが512以上であれ
ばフリツプフロツプ88の出力が“1”とな
り、入力データが255以上であればフリツプフロ
ツプ89の出力が“1”となる。これらフリツ
プフロツプ88,89は各フレームごとにクロツ
ク79によりフリツプフロツプ91,92に取込
まれ、フリツプフロツプ91,92の出力はデ
コーダ62でデコードされ、前記3つの状態に応
じて3本の出力線63の1つが“1”となる。フ
リツプフロツプ91,92の出力は排他的論理
和回路93、NOR回路94にも供給され、入力
データが512以上で回路93の出力は“1”、回路
94の出力は“0”、入力データが255〜511の範
囲で回路93の出力は“0”、回路94の出力は
“1”となり、入力データが254以下で回路93,
94はそれぞれ“0”となる。これら回路93,
94の出力は後者を最下位ビツトとしてカウンタ
73にフレームごとにプリセツトされ、つまり各
入力データの状態に応じて10進数2,1,0の何
れかがプリセツトされる。このバツフアメモリ1
9に対するカウンタ(加算回路)73は、各ステ
ージ33に対するカウンタ(加算回路)の縦続接
続の初段として接続される。
へ入力する際のスケールフアクタの作成は例えば
第9図に示すように行われる。即ちAD変換器1
5からの10ビツトD0〜D9(D9が最上位ビツト)中
の上位4ビツトD8,D9及びD7,D9が排他的論理
和回路83及び84にそれぞれ供給され、これら
回路83,84の出力はAND回路85へ供給さ
れ、回路83,85の出力はそれぞれインバータ
を通じてNOR回路86,87へ供給される。
NOR回路86,87の出力はそれぞれクロツク
78によりデータごとにフリツプフロツプ88,
89に取込まれ、このフリツプフロツプ88,8
9の各出力はそれぞれNOR回路86,87に
帰還される。従つて入力データが512以上であれ
ばフリツプフロツプ88の出力が“1”とな
り、入力データが255以上であればフリツプフロ
ツプ89の出力が“1”となる。これらフリツ
プフロツプ88,89は各フレームごとにクロツ
ク79によりフリツプフロツプ91,92に取込
まれ、フリツプフロツプ91,92の出力はデ
コーダ62でデコードされ、前記3つの状態に応
じて3本の出力線63の1つが“1”となる。フ
リツプフロツプ91,92の出力は排他的論理
和回路93、NOR回路94にも供給され、入力
データが512以上で回路93の出力は“1”、回路
94の出力は“0”、入力データが255〜511の範
囲で回路93の出力は“0”、回路94の出力は
“1”となり、入力データが254以下で回路93,
94はそれぞれ“0”となる。これら回路93,
94の出力は後者を最下位ビツトとしてカウンタ
73にフレームごとにプリセツトされ、つまり各
入力データの状態に応じて10進数2,1,0の何
れかがプリセツトされる。このバツフアメモリ1
9に対するカウンタ(加算回路)73は、各ステ
ージ33に対するカウンタ(加算回路)の縦続接
続の初段として接続される。
第3図において必要に応じて各カウンタ73の
間にレジスタを介在させ、初段カウンタの内容が
一挙に終段カウンタへレーシングするのを防止す
ることができる。
間にレジスタを介在させ、初段カウンタの内容が
一挙に終段カウンタへレーシングするのを防止す
ることができる。
第10図にAE信号に対するFFT処理の具体例
におけるタイムチヤートを示す。同図において第
10図Aの例えばAE信号の第1フレーム#1の
データは、タイムスケール(同図F)の区間1に
おいてバツフアメモリ19に書き込まれ、区間2
でウインドウ演算ステージ32で第10図Bに示
すようにウインドウ演算された後、10段のバタフ
ライ演算ステージ33によりバタフライ演算がほ
どこされ、複素スペクトル81として区間12で
出される。このスペクトルはFFT演算特有の折
り返しスペクトルとなつているため、区間13で
その前半部のみをパワースペクトルとして変換さ
れる(第10図D)。その後累算器23(第1図)
に転送されて累算が繰り返され、1イベントにつ
いての演算全てが終了した区間17で累算された
パワースペクトルとして出力される(第10図
E)。
におけるタイムチヤートを示す。同図において第
10図Aの例えばAE信号の第1フレーム#1の
データは、タイムスケール(同図F)の区間1に
おいてバツフアメモリ19に書き込まれ、区間2
でウインドウ演算ステージ32で第10図Bに示
すようにウインドウ演算された後、10段のバタフ
ライ演算ステージ33によりバタフライ演算がほ
どこされ、複素スペクトル81として区間12で
出される。このスペクトルはFFT演算特有の折
り返しスペクトルとなつているため、区間13で
その前半部のみをパワースペクトルとして変換さ
れる(第10図D)。その後累算器23(第1図)
に転送されて累算が繰り返され、1イベントにつ
いての演算全てが終了した区間17で累算された
パワースペクトルとして出力される(第10図
E)。
第11図はこの発明を適用した場合と適用しな
い場合のAE信号のスペクトル例を示し、同図A
はフレーム分割と自動スケーリングによつて得ら
れたAE信号のスペクトルであり、同図Bはフレ
ーム分割をせず8192点のFFTの行なつた場合の
スペクトル、同図Cは自動スケーリング手段を伴
わない14ビツト固定小数点演算FFTによるスペ
クトルである。前記実施例より、フレーム分割法
によつてもAE信号スペクトルの特徴は失われる
ことはなく、同図Bにおいて見られる微細振動も
抑えられ特徴が返つて判別し易くなつていること
が理解された。
い場合のAE信号のスペクトル例を示し、同図A
はフレーム分割と自動スケーリングによつて得ら
れたAE信号のスペクトルであり、同図Bはフレ
ーム分割をせず8192点のFFTの行なつた場合の
スペクトル、同図Cは自動スケーリング手段を伴
わない14ビツト固定小数点演算FFTによるスペ
クトルである。前記実施例より、フレーム分割法
によつてもAE信号スペクトルの特徴は失われる
ことはなく、同図Bにおいて見られる微細振動も
抑えられ特徴が返つて判別し易くなつていること
が理解された。
このようにこの発明によれば入力信号スペクト
ルの特徴によく現われ、しかも自動スケーリング
回路25の付加により、8ビツトデータ語長
FFTが14ビツト固定小数点演算FFTに匹敵し、
ハードウエア規模が比較的小さいがデータ語長の
長いデータの演算が可能である。かつこの発明で
は各ステージには入力されるデータからそのステ
ージにおける演算でオーバーフローが発生するこ
とを予知すると、スケーリング信号を発生するた
め、オーバーフローした後に入力データの桁下を
行つて演算をやりなおす場合と比較して高速度に
演算を行うことができる。このため前記実施例の
ようにイベント毎に振幅、持続時間が大きく異な
り周波数成分も1MHzまでと広帯域なAE信号につ
いての実時間周波数解析が可能となる。
ルの特徴によく現われ、しかも自動スケーリング
回路25の付加により、8ビツトデータ語長
FFTが14ビツト固定小数点演算FFTに匹敵し、
ハードウエア規模が比較的小さいがデータ語長の
長いデータの演算が可能である。かつこの発明で
は各ステージには入力されるデータからそのステ
ージにおける演算でオーバーフローが発生するこ
とを予知すると、スケーリング信号を発生するた
め、オーバーフローした後に入力データの桁下を
行つて演算をやりなおす場合と比較して高速度に
演算を行うことができる。このため前記実施例の
ようにイベント毎に振幅、持続時間が大きく異な
り周波数成分も1MHzまでと広帯域なAE信号につ
いての実時間周波数解析が可能となる。
なお第1図に示すようにこのようにして解析さ
れたAE信号の周波数スペクトルの包絡と、標準
メモリ34に予め記憶していた標準パターンとを
比較器35で比較し、微小破壊が検出された場
合、或はそれが所定値以上の場合に、報知器36
に表示又は警報を発する。累算器23の出力をメ
モリ24に記憶する場合は時間信号発生器18の
時間信号もメモリ24に記憶して発生スペクトル
パワーの時間経過がわかるようにされる。比較器
16を用いてAE信号が得られている時のみ記憶
する場合は比較器16の出力によりメモリ24を
有効に用いることができる。この発明の自動スケ
ーリング回路25はAE信号の周波数解析のみな
らず、FFT一般にも適用できる。
れたAE信号の周波数スペクトルの包絡と、標準
メモリ34に予め記憶していた標準パターンとを
比較器35で比較し、微小破壊が検出された場
合、或はそれが所定値以上の場合に、報知器36
に表示又は警報を発する。累算器23の出力をメ
モリ24に記憶する場合は時間信号発生器18の
時間信号もメモリ24に記憶して発生スペクトル
パワーの時間経過がわかるようにされる。比較器
16を用いてAE信号が得られている時のみ記憶
する場合は比較器16の出力によりメモリ24を
有効に用いることができる。この発明の自動スケ
ーリング回路25はAE信号の周波数解析のみな
らず、FFT一般にも適用できる。
第1図はこの発明を適用した微視的破壊検出装
置の構成例を示すブロツク図、第2図はAE信号
をフレーム分割する模式図、第3図はこの発明に
よる高速フーリエ変換プロセツサの一例を示すブ
ロツク図、第4図はバツフアメモリ19の一例を
示すブロツク図、第5図はFFTステージ33の
一例を示すブロツク図、第6図は演算ユニツトの
各部を制御する信号とマイクロ命令との関係を示
す図、第7図は第6図に示した命令の内容例を示
す図、第8図は演算ステージにおけるスケーリン
グ回路70の具体例を示す論理回路図、第9図は
バツフアメモリの入力におけるスケーリング回路
の具体例を示す論理回路図、第10図は第1図に
示した装置全体の動作タイムチヤート、第11図
Aは実施例によつて得られたAE信号のスペクト
ル例を示す図、第11図Bはフレーム分割を行な
わず8192点でFFTを行なつた場合のスペクトル
例を示す図、第11図Cは自動スケーリング回路
25を伴なわない固定小数点演算の語長14ビツト
のFFTを行なつた場合のスペクトル例を示す図
である。 19:バツフアメモリ、21:FFTプロセツ
サ、24:出力メモリ、25:自動スケーリング
回路、26:指数部出力、32:ウインド演算ス
テージ、33:バタフライ演算ステージ、41:
バタフライ演算ユニツト、44:回転因子メモ
リ、60:ビツト変換回路、70:スケーリング
回路、71:最大値検出回路、72:スケーリン
グ信号、73:加算回路。
置の構成例を示すブロツク図、第2図はAE信号
をフレーム分割する模式図、第3図はこの発明に
よる高速フーリエ変換プロセツサの一例を示すブ
ロツク図、第4図はバツフアメモリ19の一例を
示すブロツク図、第5図はFFTステージ33の
一例を示すブロツク図、第6図は演算ユニツトの
各部を制御する信号とマイクロ命令との関係を示
す図、第7図は第6図に示した命令の内容例を示
す図、第8図は演算ステージにおけるスケーリン
グ回路70の具体例を示す論理回路図、第9図は
バツフアメモリの入力におけるスケーリング回路
の具体例を示す論理回路図、第10図は第1図に
示した装置全体の動作タイムチヤート、第11図
Aは実施例によつて得られたAE信号のスペクト
ル例を示す図、第11図Bはフレーム分割を行な
わず8192点でFFTを行なつた場合のスペクトル
例を示す図、第11図Cは自動スケーリング回路
25を伴なわない固定小数点演算の語長14ビツト
のFFTを行なつた場合のスペクトル例を示す図
である。 19:バツフアメモリ、21:FFTプロセツ
サ、24:出力メモリ、25:自動スケーリング
回路、26:指数部出力、32:ウインド演算ス
テージ、33:バタフライ演算ステージ、41:
バタフライ演算ユニツト、44:回転因子メモ
リ、60:ビツト変換回路、70:スケーリング
回路、71:最大値検出回路、72:スケーリン
グ信号、73:加算回路。
Claims (1)
- 1 バタフライ演算回路と二つのデータ入出力用
メモリとを有するステージが複数個縦続に接続さ
れているブロツク浮動小数点演算型高速フーリエ
変換プロセツサにおいて、上記各ステージに対し
てその入力データの上位2ビツトを入力とする最
大値検出回路71を有するスケーリング回路およ
び加算回路がそれぞれ設けられ、これら加算回路
は縦続的に接続されており、各ステージ入力にお
ける1フレーム内のデータの最大値を上記最大値
検出回路で検出して、そのステージにおけるバタ
フライ演算のオーバーフローを予知し、そのオー
バーフロー防止のためのスケーリング信号をその
スケーリング回路よりそのステージへ出力すると
ともに、そのステージの加算回路の内容を1だけ
増加させ、その加算回路の出力をスケールフアク
タとして次段ステージの加算回路へ入力し、その
スケールフアクタの最終出力結果として高速フー
リエ変換プロセツサにおけるスペクトル出力デー
タの指数部を得る自動スケーリング装置を有する
高速フーリエ変換プロセツサ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58060554A JPS5981762A (ja) | 1983-04-06 | 1983-04-06 | 高速フ−リエ変換プロセツサ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58060554A JPS5981762A (ja) | 1983-04-06 | 1983-04-06 | 高速フ−リエ変換プロセツサ |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57191335A Division JPS5979852A (ja) | 1982-10-29 | 1982-10-29 | 微視的破壊検出装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5981762A JPS5981762A (ja) | 1984-05-11 |
JPH0227703B2 true JPH0227703B2 (ja) | 1990-06-19 |
Family
ID=13145617
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58060554A Granted JPS5981762A (ja) | 1983-04-06 | 1983-04-06 | 高速フ−リエ変換プロセツサ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5981762A (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2568036B1 (fr) * | 1984-07-20 | 1989-06-02 | Thomson Csf | Circuit de calcul |
US20090245092A1 (en) * | 2008-03-28 | 2009-10-01 | Qualcomm Incorporated | Apparatus, processes, and articles of manufacture for fast fourier transformation and beacon searching |
US8218426B2 (en) * | 2008-03-28 | 2012-07-10 | Qualcomm Incorporated | Multiple stage fourier transform apparatus, processes, and articles of manufacture |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58199159A (ja) * | 1982-05-18 | 1983-11-19 | Canon Inc | インクジェット記録装置 |
JPS5919335B2 (ja) * | 1976-11-26 | 1984-05-04 | 富士ゼロツクス株式会社 | 電子写真法 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5919335U (ja) * | 1982-07-29 | 1984-02-06 | シャープ株式会社 | インク供給装置 |
-
1983
- 1983-04-06 JP JP58060554A patent/JPS5981762A/ja active Granted
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5919335B2 (ja) * | 1976-11-26 | 1984-05-04 | 富士ゼロツクス株式会社 | 電子写真法 |
JPS58199159A (ja) * | 1982-05-18 | 1983-11-19 | Canon Inc | インクジェット記録装置 |
Also Published As
Publication number | Publication date |
---|---|
JPS5981762A (ja) | 1984-05-11 |
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