JPH0227703B2

JPH0227703B2 -

Info

Publication number: JPH0227703B2
Application number: JP58060554A
Authority: JP
Inventors: Junichi Konno; Yukihiro Ueda; Hiroaki Niitsuma; Noritoshi Nakabachi
Original assignee: Asahi Kasei Kogyo KK
Current assignee: Asahi Kasei Corp
Priority date: 1983-04-06
Filing date: 1983-04-06
Publication date: 1990-06-19
Also published as: JPS5981762A

Description

【発明の詳細な説明】この発明はバタラフイ演算回路と、二つのデー
タ入出力用メモリとを有するステージが複数個縦
続接続されているブロツク浮動小数点演算型高速
フーリエ変換プロセツサに関し、特に自動スケー
リング回路に係わる。

高速フーリエ変換プロセツサを含め、一般の演
算装置においては、そのハードウエア構成から演
算語長が決まる。演算対象のデータのダイナミツ
クレンジが広いと、演算により決められた演算語
長よりも長い語長となり、いわゆるオーバーフロ
ーが生じることがある。従来においてはこのよう
なオーバーフローが発生すると、演算対象データ
を桁下げして再び演算を行い、オーバーフローし
ないようにしていた。このように演算しオーバー
フローが生じると、桁下げを行つて再び演算をや
りなおすため、演算時間が長くなる欠点があつ
た。

この発明の目的は、高速フーリエ変換プロセツ
サを、バタフライ演算回路と、二つのデータ入出
力用メモリとをもつステージの複数個を縦続的に
接続して、高速度に演算を行うと共に、その場合
のオーバーフローを予測して演算のやりなおしを
必要とせず、それだけ演算時間を短かくすること
にある。

この発明によればバタフライ演算回路と、二つ
のデータ入出力用メモリとをもつステージが複数
個縦続接続された高速フーリエ変換プロセツサに
おいて、各ステージに対し、その入力データの上
位２ビツトを入力して最大値を検出する回路を含
むスケーリング回路と加算回路とがそれぞれ設け
られ、これら加算回路は縦続的に接続され、各ス
テージ入力における１フレーム内のデータの最大
値を上記最大値検出回路で検出してそのステージ
におけるバタフライ演算のオーバーフローを予知
し、そのオーバーフロー防止のためのスケーリン
グ信号をそのスケーリング回路からそのステージ
へ出力すると共に、そのステージの加算回路の内
容を１だけ増加し、その加算回路の出力をスケー
ルフアクタとして次段ステージの加算回路へ入力
し、そのスケールフアクタの最終出力結果として
高速フーリエ変換プロセツサにおけるスペクトル
出力データの指数部を得る。

また高速フーリエ変換プロセツサへの入力デー
タのビツト数をｉとした場合に、必要に応じてｉ
ビツトのうちからｊビツト（ｊ＜ｉ）をビツト変
換回路で選択し、その選択されたｊビツトを
FFTの初段ステージに入力し、そのビツト変換
回路でのビツト選択信号を自動スケーリング装置
の初段の加算器へ入力してスケールフアクタの初
期値とする。ｊビツトの選択はそのｉビツトデー
タの上位の複数ビツト、例えば４ビツトの状態を
見て、FFTプロセツサ内での演算にオーバーフ
ローが発生しないようにｉビツト中の適当な部分
のｊビツトを選択する。

このようにこの発明によつて高速フーリエ変換
プロセツサは演算語長が比較的短かく、従つてハ
ードウエアの規模を余り大きくすることなく、入
力データの値、つまり振幅が大きく変動する入力
信号の高速フーリエ変換を実時間で行うことを可
能とする。このように入力信号振幅のダイナミツ
クレンジが大きく、しかも短時間で高速フーリエ
変換することが要求されるものとして、物体が微
視的に破壊する際に、その歪みエネルギーの一部
が超音波として放出されるアコーステイツクエミ
ツシヨン（以下AEと記す）を監視して材料、設
備機器の異常を検知する応用例がある。

以下この発明を、AE信号を捕捉して物体の微
視的破壊を検出する装置に適用した場合を図面を
参照して説明する。

第１図において、被検出物体１１の微視的破壊
により発生するAE信号はピツクアツプ１２によ
り電気信号として捕捉される。このピツクアツプ
１２の出力は増幅器１３で増幅されて端子１４よ
りAD変換器１５へ入力される。増幅器１３の出
力は比較器１６へも入力されて基準信号源１７の
基準信号と比較され、その入力の絶対値が基準信
号より大きい場合はAE信号が入力されたと判定
されてAD変換器１５以後の動作を開始させると
共に時間信号発生器１８を起動し、時間経過を知
ることができるようにされる。

AD変換器１５ではその入力されたAE信号を
一定周期で標本化し、その各標本値を複数ビツト
のデイジタル信号に変換する。そのデイジタル信
号はバツフアメモリ１９に書き込まれ、これより
高速フーリエ変換（以下FFTと記す）プロセツ
サ２１に転送され、FFTプロセツサ２１よりの
複素周波数スペクトル出力はパワースペクトル演
算器２２でパワースペクトルに変換されて累算器
２３に入力され、AE信号１個を１イベントと定
義すれば、１イベントに対して累算されたパワー
スペクトルが計算され、データ圧縮器２４へ転送
される。自動スケーリング回路２５はFFTプロ
セツサ２１で行なわれるブロツク浮動小数点演算
を制御しつつスケールフアクタを計算する。この
スケールフアクタ２６は、累算器２３における累
算の際のスペクトル強度の規格化に用いられる。

基数２の高速フーリエ変換アルゴリズムでは2ⁿ
個のデータを１フレームと定義して各フレーム毎
にFFT演算を行なう。例えばｎ＝10の場合1024
個のデータ群で１フレームを形成する。またサン
プリング（標本化）定理によれば、被測定信号の
含む最高周波数の少くとも２倍のサンプリング周
波数によつてサンプリングを行なわなければ
FFTによるスペクトルは確定しない。AE信号が
1MHzの周波数成分を有していればサンプリング
周波数（_s）は2MHzとなる。従つて１フレーム
のデータを取り込むのに必要な時間（T）は次
の(1)式の様に求められる。

T＝2ⁿ／_s＝1024／２×10⁶ ＝0.512msec (1) 第２図にAE信号とフレーム分割の模式図を示
す。この図に示すように１フレームTよりも長
い接続時間を有するAE信号に対してのFFT方法
は２通りあり、ｎ＝13として１フレーム8192点の
FFTを行なう方法と、８フレームについてそれ
ぞれFFTを行ない、得られたスペクトル成分を
累算することによりスペクトルを求める方法とが
ある。第１図に示した例ではハードウエア量が少なくて済むこと、 AE信号の場合さほど分解能は問わないこと、累算による平均化操作のためFFT特有のス
ペクトルの微細振動が抑えられること、等の理由により後者を採用している。しかし前者
の手法によつてもよい。

この発明によるFFTプロセツサは第３図に示
すように、2ⁿ点を１フレームとするとｎ段のバタ
フライ演算ステージ３３およびその前段に設けら
れたウインドウ処理を行なうステージ３２から構
成されており、ｎ＝10の1024点の場合はステージ
３２，３３を合せて11段の縦続ステージ構成とな
つている。第４図に第１図及び第３図中のバツフ
アメモリ１９を、第５図にステージ３３のブロツ
ク図を示す。バツフアメモリ１９及び各ステージ
３２，３３は全て２面の入出力用メモリM₁，M₂
を有しており、一方がAD変換器１５あるいは前
段のステージの出力データの書き込み状態にある
時、他方は以前に書き込んだデータを演算後次段
へ転送する読出し状態とされる。そして1024点の
データの転送が終了するとメモリM₁とM₂の状態
が交換され、今まで読出し状態であつたメモリが
書き込み状態に、書き込み状態であつたメモリが
読み出し状態になることによつて、データの流れ
がパイプライン的に行なわれる。この時メモリア
クセスのためのアドレスは、アドレスレジスタユ
ニツト３７から供給される。

各ステージ３３におけるバタフライ演算ユニツ
ト４１も制御部３８より与えられるマイクロ命令
によつて制御され、パイプライン演算によりバタ
フライ演算を行う。各ステージ３３には回転因子
が記憶されたメモリ４４が設けられている。各ス
テージにおける入力データをA_k，B_k、出力デー
タをA′_k，B′_k、回転因子をW^kと略記すれば、各
ステージでのバタフライ演算は次の(2)式の繰り返
しとなる。

A′_k＝A_k＋W^kB_k B′_k＝A_k−W^kB_k ……(2) この際マイクロ命令の命令状態が第６図に示す
状態で与えられ、この命令を解読すすることによ
つて第６図に示すようにD₁乃至D₆，S₁乃至S₄、
更にSUBの制御信号が発生して第７図に示すよ
うな内容の命令が実行される。この結果このよう
な命令を用いてメモリM₁，M₂から読出されたデ
ータ中の入力A_kは第５図に示すようにレジスタ
４２に、バスバツフア４３を介して格納され、入
力データB_kがバスバツフア４３を介して、また
回転因子W^kが回転因子用ROM（メモリ）４４か
ら乗算器４５にそれぞれ格納されて乗算が行なわ
れる。ROM４４にアドレス４６が与えられると
共にこのアドレス４６はマルチプレクサ４７によ
り選択されてメモリM₁，M₂に選択的に与えられ
る。乗算器４５の乗算結果はマルチプレクサ４７
及び加算器５１を介してレジスタ４８又は４９に
格納される。その乗算結果W^kB_kはマルチプレク
サ５２を通り、排他的論理和回路５３を通り、更
にマルチプレクサ５４を通つて加算器５１に与え
られる。その際に排他的論理和回路５３の一方の
入力を全て“０”又は全て“１”とし、前者の場
合はその出力とレジスタ４２の内容とを加算して
A′_kを得、後者の場合はレジスタ４２の内容と加
算する際にさらに“１”を加えてW^kB_kの補数を
得て加算結果にB′_kを得る。これらにより(2)式の
バタフライ演算がパイプライン式に実行されるよ
うにデータが入力され各部が制御される。演算結
果はオーバーフロー防止回路５５を通じて次のス
テージに送られる。なおメモリM₁，M₂に対する
書込みはデータ５６がバスバツフア５７を介して
メモリM₁，M₂に与えられると共にアドレス５８
がマルチプレクサ４７で選択されてメモリM₁，
M₂に与えられて行われる。

この様なパイプライン構成により、実時間演算
でナイキスト周波数1.4MHzという高速演算が可
能となり、AE信号の実時間高速フーリエ変換が
達成された。

AE信号の特徴の一つに、各イベントの強度が
非常にばらついていることがあり、そのレンジは
40dB以上もある。またAE信号波形自体も減衰振
動波形であり１イベント内の各フレームについて
もデータの大きさはそれぞれ異なるため、フレー
ム分割を行なつた場合イベントの最後の方のフレ
ームに含まれるデータは小振幅のものとなる。従
つて有限語長のデイジタル演算を行なう場合は、
小振幅信号に対しても桁落ちなく十分な演算精度
が得られる様に、AD変換器１５の語長を大きく
とり入力信号強度に合せて適当なビツトをその中
より選択すること、および自動スケーリング手段
によつて演算時のオーバーフローおよびアンダー
フローを防止することが好ましい。

第３図にこの発明による自動スケーリング回路
２５を備えたFFTプロセツサのブロツク図を示
す。例えばAD変換器１５の語長を10ビツト、
FFTデータ語長を８ビツトとする。バツフアメ
モリ１９については、第４図において一方のメモ
リにAD変換器１５から１フレームの10ビツト
（D₉〜D₀）のデータが書き込まれる際に、フレー
ムの中での最大値を最大値検出器６１（第３図）
で検出し、各フレームごとにその検出出力がフリ
ツプフロツプ６７にセツトされ、そのセツト内容
がデコーダ６２でデコードされ、デコーダ６２の
出力で次のように制御される。10ビツトで表現で
きる最大値は1023であるから、検出器６１で検出
された最大値が1023／４＝255以下であればデコ
ーダ６２から出力されるビツトセレクト信号６３
によつてバツフアメモリ１９内のビツトセレクタ
（ビツト変換回路）６０において第４図中のバス
バツフア６４が選択され、255〜511（＝1023／２）
の範囲内であればバスバツフア６５が、512以上
であればバスバツフア６６がそれぞれ選択され、
８ビツトデータとしてFFTプロセツサ２１に転
送される。フリツプフロツプ回路６７の出力はま
たゲート回路６８を通りスケールフアクタ２６の
初期値となつてカウンタ７３にプリセツトされ
る。このようにして、いたずらにFFTプロセツ
サ２１のデータ語長、すなわちハードウエア量を
増大させることなく振幅変化の大きいAE入力信
号に対するダイナミツクレンジを広げることがで
き、８ビツト語長を有効に使用することができ
る。

第３図の各ステージ３３についても同様にして
１フレーム内の最大値を検出する手段を用いてブ
ロツク浮動小数点演算を制御することができる。
そのため各ステージ３３に対し、最大値検出回路
７１を含むスケーリング回路７０と加算回路７３
とがそれぞれ設けられ、これら加算回路７３はス
テージ３３の順に縦続的に接続されている。バタ
フライ演算は(2)式の通りであるが、ここで｜W^k
｜≦１であるからオーバーフローの可能性がある
のは、データA_kあるいはB_kが８ビツトで表現さ
れる最大値の半分を越えた時である。FFTプロ
セツサ２１内ではデータA_k，B_kがとり得る値の
範囲は −128≦A_k，B_k≦127 ……(3) であるから A_k，B_k＜−64 あるいはA_k，B_k＞63 ……(4) となつた時のみ A_k′＝A_k′／２ B′_k＝B′_k／２ ……(5) とすればよいことになる。これをブロツク浮動小
数点演算とよぶが、この方法により８ビツト語長
を最大限に利用しつつバタフライ演算を行なうこ
とができる。ここで、２で割るか割らないかの制
御は、そのステージ３３の入力データの上位２ビ
ツトを最大値検出回路７１に入力し、(4)式の条件
を検出し、その出力をフリツプフロツプ回路６７
でラツチしてブロツク浮動小数点演算信号（スケ
ーリング信号）７２としてスケーリング回路７０
から対応するステージのオーバーフロー防止回路
５５（第５図）に与えることによつて行なう。ま
た同時にスケーリング回路７０の出力を用い、ス
テージの出力データを２で割つた場合のみそのス
テージ３３の加算回路としてのカウンタ７３の内
容、つまりスケールフアクタを１歩進する。この
スケールフアクタはデータフローに同期して各ス
テージのカウンタ７３を伝搬してゆく。従つて最
終的に出力されるスケールフアクタ２６はFFT
演算時に２で割つた回数を示すことになるため、
２を底とした指数表示量となつて周波数スペクト
ルの指数部を形成することになる。よつて累算の
際にはこのスケールフアクタで仮数部のスペクト
ルを規格化して累算する。

スケールリング回路７０の具体例を第８図に示
す。即ち前段ステージからの演算結果中の上位２
ビツト、つまり第６及び第７ビツトD₆，D₇が排
他的論理和回路（EXNOR）７５に入力され、こ
の出力はNOR回路７６を通じてＤ形フリツプフ
ロツプ７７に供給され、各データごとにクロツク
７８により読込まれる。そのフリツプフロツプ７
７の出力はNOR回路７６を通じて帰還される。
よつてデータA_k，B_kが−64＜A_k，B_k＜63の範囲
外になると回路７５の出力が“１”となり、フリ
ツプフロツプ７７の出力は“１”となり、この
状態が保持される。この“１”となつた時にカウ
ンタ７３が１歩進される。１フレーム（この例で
は1024標本）分のデータが取込まれるごとにクロ
ツク７９によりカウンタ７３に前段ステージのカ
ウンタ７３の内容がラツチされ、またフリツプフ
ロツプ７７の出力はフリツプフロツプ６７にラ
ツチされる。フリツプフロツプ６７のＱ出力はブ
ロツク浮動小数点演算制御信号７２として出力さ
れる。クロツク７９の反転信号でフリツプフロツ
プ７７はゼロにプリセツトされる。

バツフアメモリ１９からFFTプロセツサ２１
へ入力する際のスケールフアクタの作成は例えば
第９図に示すように行われる。即ちAD変換器１
５からの10ビツトD₀〜D₉（D₉が最上位ビツト）中
の上位４ビツトD₈，D₉及びD₇，D₉が排他的論理
和回路８３及び８４にそれぞれ供給され、これら
回路８３，８４の出力はAND回路８５へ供給さ
れ、回路８３，８５の出力はそれぞれインバータ
を通じてNOR回路８６，８７へ供給される。
NOR回路８６，８７の出力はそれぞれクロツク
７８によりデータごとにフリツプフロツプ８８，
８９に取込まれ、このフリツプフロツプ８８，８
９の各出力はそれぞれNOR回路８６，８７に
帰還される。従つて入力データが512以上であれ
ばフリツプフロツプ８８の出力が“１”とな
り、入力データが255以上であればフリツプフロ
ツプ８９の出力が“１”となる。これらフリツ
プフロツプ８８，８９は各フレームごとにクロツ
ク７９によりフリツプフロツプ９１，９２に取込
まれ、フリツプフロツプ９１，９２の出力はデ
コーダ６２でデコードされ、前記３つの状態に応
じて３本の出力線６３の１つが“１”となる。フ
リツプフロツプ９１，９２の出力は排他的論理
和回路９３、NOR回路９４にも供給され、入力
データが512以上で回路９３の出力は“１”、回路
９４の出力は“０”、入力データが255〜511の範
囲で回路９３の出力は“０”、回路９４の出力は
“１”となり、入力データが254以下で回路９３，
９４はそれぞれ“０”となる。これら回路９３，
９４の出力は後者を最下位ビツトとしてカウンタ
７３にフレームごとにプリセツトされ、つまり各
入力データの状態に応じて10進数２，１，０の何
れかがプリセツトされる。このバツフアメモリ１
９に対するカウンタ（加算回路）７３は、各ステ
ージ３３に対するカウンタ（加算回路）の縦続接
続の初段として接続される。

第３図において必要に応じて各カウンタ７３の
間にレジスタを介在させ、初段カウンタの内容が
一挙に終段カウンタへレーシングするのを防止す
ることができる。

第１０図にAE信号に対するFFT処理の具体例
におけるタイムチヤートを示す。同図において第
１０図Ａの例えばAE信号の第１フレーム＃１の
データは、タイムスケール（同図Ｆ）の区間１に
おいてバツフアメモリ１９に書き込まれ、区間２
でウインドウ演算ステージ３２で第１０図Ｂに示
すようにウインドウ演算された後、10段のバタフ
ライ演算ステージ３３によりバタフライ演算がほ
どこされ、複素スペクトル８１として区間１２で
出される。このスペクトルはFFT演算特有の折
り返しスペクトルとなつているため、区間１３で
その前半部のみをパワースペクトルとして変換さ
れる（第１０図Ｄ）。その後累算器２３（第１図）
に転送されて累算が繰り返され、１イベントにつ
いての演算全てが終了した区間１７で累算された
パワースペクトルとして出力される（第１０図
Ｅ）。

第１１図はこの発明を適用した場合と適用しな
い場合のAE信号のスペクトル例を示し、同図Ａ
はフレーム分割と自動スケーリングによつて得ら
れたAE信号のスペクトルであり、同図Ｂはフレ
ーム分割をせず8192点のFFTの行なつた場合の
スペクトル、同図Ｃは自動スケーリング手段を伴
わない14ビツト固定小数点演算FFTによるスペ
クトルである。前記実施例より、フレーム分割法
によつてもAE信号スペクトルの特徴は失われる
ことはなく、同図Ｂにおいて見られる微細振動も
抑えられ特徴が返つて判別し易くなつていること
が理解された。

このようにこの発明によれば入力信号スペクト
ルの特徴によく現われ、しかも自動スケーリング
回路２５の付加により、８ビツトデータ語長
FFTが14ビツト固定小数点演算FFTに匹敵し、
ハードウエア規模が比較的小さいがデータ語長の
長いデータの演算が可能である。かつこの発明で
は各ステージには入力されるデータからそのステ
ージにおける演算でオーバーフローが発生するこ
とを予知すると、スケーリング信号を発生するた
め、オーバーフローした後に入力データの桁下を
行つて演算をやりなおす場合と比較して高速度に
演算を行うことができる。このため前記実施例の
ようにイベント毎に振幅、持続時間が大きく異な
り周波数成分も1MHzまでと広帯域なAE信号につ
いての実時間周波数解析が可能となる。

なお第１図に示すようにこのようにして解析さ
れたAE信号の周波数スペクトルの包絡と、標準
メモリ３４に予め記憶していた標準パターンとを
比較器３５で比較し、微小破壊が検出された場
合、或はそれが所定値以上の場合に、報知器３６
に表示又は警報を発する。累算器２３の出力をメ
モリ２４に記憶する場合は時間信号発生器１８の
時間信号もメモリ２４に記憶して発生スペクトル
パワーの時間経過がわかるようにされる。比較器
１６を用いてAE信号が得られている時のみ記憶
する場合は比較器１６の出力によりメモリ２４を
有効に用いることができる。この発明の自動スケ
ーリング回路２５はAE信号の周波数解析のみな
らず、FFT一般にも適用できる。

【図面の簡単な説明】

第１図はこの発明を適用した微視的破壊検出装
置の構成例を示すブロツク図、第２図はAE信号
をフレーム分割する模式図、第３図はこの発明に
よる高速フーリエ変換プロセツサの一例を示すブ
ロツク図、第４図はバツフアメモリ１９の一例を
示すブロツク図、第５図はFFTステージ３３の
一例を示すブロツク図、第６図は演算ユニツトの
各部を制御する信号とマイクロ命令との関係を示
す図、第７図は第６図に示した命令の内容例を示
す図、第８図は演算ステージにおけるスケーリン
グ回路７０の具体例を示す論理回路図、第９図は
バツフアメモリの入力におけるスケーリング回路
の具体例を示す論理回路図、第１０図は第１図に
示した装置全体の動作タイムチヤート、第１１図
Ａは実施例によつて得られたAE信号のスペクト
ル例を示す図、第１１図Ｂはフレーム分割を行な
わず8192点でFFTを行なつた場合のスペクトル
例を示す図、第１１図Ｃは自動スケーリング回路
２５を伴なわない固定小数点演算の語長14ビツト
のFFTを行なつた場合のスペクトル例を示す図
である。１９：バツフアメモリ、２１：FFTプロセツ
サ、２４：出力メモリ、２５：自動スケーリング
回路、２６：指数部出力、３２：ウインド演算ス
テージ、３３：バタフライ演算ステージ、４１：
バタフライ演算ユニツト、４４：回転因子メモ
リ、６０：ビツト変換回路、７０：スケーリング
回路、７１：最大値検出回路、７２：スケーリン
グ信号、７３：加算回路。

Claims

【特許請求の範囲】

１バタフライ演算回路と二つのデータ入出力用
メモリとを有するステージが複数個縦続に接続さ
れているブロツク浮動小数点演算型高速フーリエ
変換プロセツサにおいて、上記各ステージに対し
てその入力データの上位２ビツトを入力とする最
大値検出回路７１を有するスケーリング回路およ
び加算回路がそれぞれ設けられ、これら加算回路
は縦続的に接続されており、各ステージ入力にお
ける１フレーム内のデータの最大値を上記最大値
検出回路で検出して、そのステージにおけるバタ
フライ演算のオーバーフローを予知し、そのオー
バーフロー防止のためのスケーリング信号をその
スケーリング回路よりそのステージへ出力すると
ともに、そのステージの加算回路の内容を１だけ
増加させ、その加算回路の出力をスケールフアク
タとして次段ステージの加算回路へ入力し、その
スケールフアクタの最終出力結果として高速フー
リエ変換プロセツサにおけるスペクトル出力デー
タの指数部を得る自動スケーリング装置を有する
高速フーリエ変換プロセツサ。