JPS60225279A - フーリエ変換装置 - Google Patents
フーリエ変換装置Info
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- JPS60225279A JPS60225279A JP59081420A JP8142084A JPS60225279A JP S60225279 A JPS60225279 A JP S60225279A JP 59081420 A JP59081420 A JP 59081420A JP 8142084 A JP8142084 A JP 8142084A JP S60225279 A JPS60225279 A JP S60225279A
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- Japan
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- shifter
- gain control
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
- G06F17/14—Fourier, Walsh or analogous domain transformations, e.g. Laplace, Hilbert, Karhunen-Loeve, transforms
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は例えばレーダ信号処理装置に用いるフーリエ
変換装置に関するものである。
変換装置に関するものである。
レーダ信号処理装置に用いるフーリエ変換装置は受信信
号のドツプラ成分の周波数解析を行なうことにより、不
要信号成分を抑圧しＳ／Ｎ 比を改善して目標検出を行
なうことに用いる。この発明は上記フーリエ変換装置に
おいて演算中のアンダーフローによる小信号データの消
失を最小限に抑える飽和利得制御装置において、バッフ
ァメモリを用いて入力データに対して完全に利得制御を
行なうことによシ、高速フーリエ変換演算中にオーバー
・フローが起こることを妨ぐことを特徴としている。
号のドツプラ成分の周波数解析を行なうことにより、不
要信号成分を抑圧しＳ／Ｎ 比を改善して目標検出を行
なうことに用いる。この発明は上記フーリエ変換装置に
おいて演算中のアンダーフローによる小信号データの消
失を最小限に抑える飽和利得制御装置において、バッフ
ァメモリを用いて入力データに対して完全に利得制御を
行なうことによシ、高速フーリエ変換演算中にオーバー
・フローが起こることを妨ぐことを特徴としている。
第１図に上記フーリエ変換装置を用いたレーダ信号処理
装置の一例を示す。第１図においてアンテナ（！）から
発射された電波は目標から反射して。
装置の一例を示す。第１図においてアンテナ（！）から
発射された電波は目標から反射して。
その反射エコーの一部は再びアンテナＯ）によって受信
され、受信機（２）によって検波される。受信機（２）
の出力であるビデオ信号は前段信号処理装置（３）に入
力される。前段信号処理装置（３）においてビデオ信号
はディジタル信号に変換され、不要信号であるクラッタ
の抑圧やパルス圧縮等の処理を行なう。前段信号処理装
置（３）の出力は本発明のフーリエ変換装置（４）へ入
力され、ここで時間窓関数を乗じたのち５ フーリエ変
換（以下ＦＦＴ）演算を行ない周波数成分に分解される
。フーリエ変換装置（４）の出力は各周波数ビンに分け
られた距離方向の情報を持ったものであシ、後段信号処
理装置（５）へ入力される。後段信号処理装置（５）は
クラッタ成分を含む周波数ビンの内容を除去したのち各
周波数ビン内で目標の自動検出を行ない、目標の位置や
速度の導出を可能とする。
され、受信機（２）によって検波される。受信機（２）
の出力であるビデオ信号は前段信号処理装置（３）に入
力される。前段信号処理装置（３）においてビデオ信号
はディジタル信号に変換され、不要信号であるクラッタ
の抑圧やパルス圧縮等の処理を行なう。前段信号処理装
置（３）の出力は本発明のフーリエ変換装置（４）へ入
力され、ここで時間窓関数を乗じたのち５ フーリエ変
換（以下ＦＦＴ）演算を行ない周波数成分に分解される
。フーリエ変換装置（４）の出力は各周波数ビンに分け
られた距離方向の情報を持ったものであシ、後段信号処
理装置（５）へ入力される。後段信号処理装置（５）は
クラッタ成分を含む周波数ビンの内容を除去したのち各
周波数ビン内で目標の自動検出を行ない、目標の位置や
速度の導出を可能とする。
上記フーリエ変換装置（４）において、その演算は乗算
と加算の繰シ返しである。その際、レーダ信号処理等の
高速処理の場合浮動小数点演算は困難であり１通常固定
小数点演算を行なっている。そのため演算中にデータが
オーバフローする可能性があるので、加算の度にその出
力を１１：＋ｉｔシフトダウンすることによりオーバフ
ローを防いでいる。
と加算の繰シ返しである。その際、レーダ信号処理等の
高速処理の場合浮動小数点演算は困難であり１通常固定
小数点演算を行なっている。そのため演算中にデータが
オーバフローする可能性があるので、加算の度にその出
力を１１：＋ｉｔシフトダウンすることによりオーバフ
ローを防いでいる。
しかしながら小信号が入力されている場合は前記シフト
ダウンで１ ｂｉｔ切υ捨てられるととＫより、演算中
に信号が消失してしまうことがある。
ダウンで１ ｂｉｔ切υ捨てられるととＫより、演算中
に信号が消失してしまうことがある。
この不具合を解決するため、上記オーバフローを妨ぐと
同時に信号の消失を最小限に抑える機能を持つ飽和利得
制御回路がある。本発明はこの飽和利得制御回路に関す
るものである。
同時に信号の消失を最小限に抑える機能を持つ飽和利得
制御回路がある。本発明はこの飽和利得制御回路に関す
るものである。
第２図は従来から用いられている飽和利得制御回路を使
用した高速フーリエ変換装置の一例である。第２図にお
いて、飽和利得制御回路（６）は複素入力データ（ト）
をｔａｐ工（ｃｏｈｅｒｅｎｔ ｐｒｏｃｅｓｓｉｎｇ
ｉｎｔｅｒｖａｌ ：フーリエ積分を行なうためのデー
タサンプル時間）間をモニタして、その間の複素人力デ
ータ０の絶対値の最大値を検出してホールドする。その
後１次のｃｐ工において、複素人力データ（イ）がシッ
ク（７）を通過する際最大値がオーバフローしない範囲
で、複素入力データのをシフトアップする様に飽和利得
制御回路（６）の出力である制御信号０）が制御する。
用した高速フーリエ変換装置の一例である。第２図にお
いて、飽和利得制御回路（６）は複素入力データ（ト）
をｔａｐ工（ｃｏｈｅｒｅｎｔ ｐｒｏｃｅｓｓｉｎｇ
ｉｎｔｅｒｖａｌ ：フーリエ積分を行なうためのデー
タサンプル時間）間をモニタして、その間の複素人力デ
ータ０の絶対値の最大値を検出してホールドする。その
後１次のｃｐ工において、複素人力データ（イ）がシッ
ク（７）を通過する際最大値がオーバフローしない範囲
で、複素入力データのをシフトアップする様に飽和利得
制御回路（６）の出力である制御信号０）が制御する。
例えば第２図において複素入力データ（ト）のデータラ
インのｂｉｔ長をｍとして。
インのｂｉｔ長をｍとして。
成るｃｐ工間の絶対値の最大値がｎｈｌｔであった ）
とすると次のｃｐ工ではシフタ（７）は（ｍ−ｎ） ｂ
ｊ、ｔの桁上げをする。シ７り（７１の出方は演算メモ
リ（８）へ＞ｃｐＩ分格納され、その後バタフライ演算
部＋９３との間でバタフライ演算を繰り返す。例えばｔ
点ＦＦＴを実行する場合、演算メモリ（８）とバタフラ
イ演算部（９）との間で２０ｇ２１回の演算を繰り返す
。バタフライ演算部（９）の中には加算器が有シ。
とすると次のｃｐ工ではシフタ（７）は（ｍ−ｎ） ｂ
ｊ、ｔの桁上げをする。シ７り（７１の出方は演算メモ
リ（８）へ＞ｃｐＩ分格納され、その後バタフライ演算
部＋９３との間でバタフライ演算を繰り返す。例えばｔ
点ＦＦＴを実行する場合、演算メモリ（８）とバタフラ
イ演算部（９）との間で２０ｇ２１回の演算を繰り返す
。バタフライ演算部（９）の中には加算器が有シ。
入力忙依っては出力がオーバフローすることがある。そ
のためバタフライ演算部（９）の入力は１／２ヌヶー−
ｙＱｌで、常に１／２倍に桁下げされる。
のためバタフライ演算部（９）の入力は１／２ヌヶー−
ｙＱｌで、常に１／２倍に桁下げされる。
上記の様に第２図のフーリエ変換装置は複素入力データ
（イ）が飽和しない範囲でシフトアップしたのち、ＦＦ
Ｔ演算を行なうととＫより、演算中における信号の消失
を抑えることができる。しかしながら上記の装置ではｌ
ｏＰｌ前のデータで次のＣＰ工の最大値を予測している
ため１次の０２１間に予測より大きな最大値が入力され
、シック（７）でオーバフローすることがある。
（イ）が飽和しない範囲でシフトアップしたのち、ＦＦ
Ｔ演算を行なうととＫより、演算中における信号の消失
を抑えることができる。しかしながら上記の装置ではｌ
ｏＰｌ前のデータで次のＣＰ工の最大値を予測している
ため１次の０２１間に予測より大きな最大値が入力され
、シック（７）でオーバフローすることがある。
第３図は上記の不具合をｌｏＰｌ分のデータを一時蓄え
るバッファメモリを用いることにより解決したフーリエ
変換装置である。第３図において複素入力データのは飽
和利得制御回路（６）においてｔａｐＩ間の絶対値の最
大値が検出されると同時にバッファメモリａ諺へ蓄えら
れる。次のＣＰ工にバッファメモリ６ｎ＜蓄えられた複
素入力データωは読み出され、シフタ（７）でシフト制
御される。その際、シフタ（７１を制御する制御信号（
（）は前記複素入力データ（イ）の最大値を用いて発生
しているので。
るバッファメモリを用いることにより解決したフーリエ
変換装置である。第３図において複素入力データのは飽
和利得制御回路（６）においてｔａｐＩ間の絶対値の最
大値が検出されると同時にバッファメモリａ諺へ蓄えら
れる。次のＣＰ工にバッファメモリ６ｎ＜蓄えられた複
素入力データωは読み出され、シフタ（７）でシフト制
御される。その際、シフタ（７１を制御する制御信号（
（）は前記複素入力データ（イ）の最大値を用いて発生
しているので。
シフタ（７）でデータがオーバフローすることは無い。
このバッファメモリ■は本来、絶え間なく送られてくる
レーダ受信信号である入力データをＦＦＴ演算のため一
時蓄えるため圧用いるものである。
レーダ受信信号である入力データをＦＦＴ演算のため一
時蓄えるため圧用いるものである。
ところで第３図のフーリエ変換装置けＦ’ＦＴ演算を行
なう入力データを最大ｂｉｔ長まで桁上げすることによ
って、Ｆ′ＦＴ演算中演算値号の消失を防ぐものである
が１点数の多いＦＦＴ演算においてはなお演算中の桁下
げによる小信号の消失が問題となる。
なう入力データを最大ｂｉｔ長まで桁上げすることによ
って、Ｆ′ＦＴ演算中演算値号の消失を防ぐものである
が１点数の多いＦＦＴ演算においてはなお演算中の桁下
げによる小信号の消失が問題となる。
この発明は上記の問題を演算メモリからバタフライ演算
部への転送中に飽和利得制御を行なうζとによシ解決す
るものである。
部への転送中に飽和利得制御を行なうζとによシ解決す
るものである。
第４図はこの発明のフーリエ変換装置の一例である。第
４図において複素入力データのは第３図の装置と同様に
第１の飽和利得制御装置（６ａ）で１ＣＰＩ間の絶対値
の最大値が検出されると同時にバッファメモリ（ＩＩ）
に格納される。第１の飽和利得制御装置（６ａ）は絶対
値検出回路、最大値の比較器および０２１間のレジスタ
から成］、ｃｐＩ間の最大値をホールドして次めＣＰ工
における第１のシフタ（７ａ）のシフト量を決定する。
４図において複素入力データのは第３図の装置と同様に
第１の飽和利得制御装置（６ａ）で１ＣＰＩ間の絶対値
の最大値が検出されると同時にバッファメモリ（ＩＩ）
に格納される。第１の飽和利得制御装置（６ａ）は絶対
値検出回路、最大値の比較器および０２１間のレジスタ
から成］、ｃｐＩ間の最大値をホールドして次めＣＰ工
における第１のシフタ（７ａ）のシフト量を決定する。
バッファメモリα９に格納されたｌｏＰｌ分の複素入力
データは次のＯＰ工で順次読み出され、第１のシック（
７ａ）へ送らｈる。この時第１のシック（７ａ）の制御
信号（イ）はいま第１のシフタ（７ａ）へ送られている
前記複素入力データの最大値で決定されているので、第
１のシフタ（７ａ）の出力がオーバ７０−することは無
い。
データは次のＯＰ工で順次読み出され、第１のシック（
７ａ）へ送らｈる。この時第１のシック（７ａ）の制御
信号（イ）はいま第１のシフタ（７ａ）へ送られている
前記複素入力データの最大値で決定されているので、第
１のシフタ（７ａ）の出力がオーバ７０−することは無
い。
シフタ（７ａ）出力は演算メモリ（８）へ送られ、バタ
フライ演算部（７）との間でＦＦＴ演算を行なう。演算
メモリ（８）の出力（ハ）は第２のシック（７ｂ）へ送
られる。第２のシック（７ｂ）は１／２倍又は１倍のシ
フトを行ない、演算メモリ（８）の出力←）は先ず１／
２倍され、バタフライ演算部（９）へ送られる。バタフ
ライ演算部（９）は入力データにひねシ因子を乗じたの
ち、２点ＤＦＴ（離散フーリエ変換）を行い結果を演算
メモリ（８１へ格納する。この時第２の飽和利得制御回
路（６ｂ）はバタンうイ演算部出力をモニタしておき、
１回目のバタフライ演算出力の全データのうちの最大値
を検出する。２回目のバタフライ演算において第２の飽
和利得制御回路（６ｂ）は前記最大値のｂｉｔ数が最大
ｂｉｔ長に達している場合は、第２のシフタ（７ｂ１が
１／２倍に桁下げする様に制御し、達していない場合は
第２のシフタ（７ｂ）を１倍に制御する。演算メモリ（
８）とバタフライ演算部（９）間の演算回数は第２図の
説明で述べた通Ｊ）、ＦＦＴの点数が増えるに伴って増
える。したがって従来の装置ではに回の演算回数を行な
うと、１／２に倍−Ｊ？消失される信号が有シ得るが。
フライ演算部（７）との間でＦＦＴ演算を行なう。演算
メモリ（８）の出力（ハ）は第２のシック（７ｂ）へ送
られる。第２のシック（７ｂ）は１／２倍又は１倍のシ
フトを行ない、演算メモリ（８）の出力←）は先ず１／
２倍され、バタフライ演算部（９）へ送られる。バタフ
ライ演算部（９）は入力データにひねシ因子を乗じたの
ち、２点ＤＦＴ（離散フーリエ変換）を行い結果を演算
メモリ（８１へ格納する。この時第２の飽和利得制御回
路（６ｂ）はバタンうイ演算部出力をモニタしておき、
１回目のバタフライ演算出力の全データのうちの最大値
を検出する。２回目のバタフライ演算において第２の飽
和利得制御回路（６ｂ）は前記最大値のｂｉｔ数が最大
ｂｉｔ長に達している場合は、第２のシフタ（７ｂ１が
１／２倍に桁下げする様に制御し、達していない場合は
第２のシフタ（７ｂ）を１倍に制御する。演算メモリ（
８）とバタフライ演算部（９）間の演算回数は第２図の
説明で述べた通Ｊ）、ＦＦＴの点数が増えるに伴って増
える。したがって従来の装置ではに回の演算回数を行な
うと、１／２に倍−Ｊ？消失される信号が有シ得るが。
第４図の装置では、各演算毎にバタフライ演算部（９）
の出力が最大ｂｉｔ長に達しない限りはシフタは１倍で
あるので信号は減少しない。
の出力が最大ｂｉｔ長に達しない限りはシフタは１倍で
あるので信号は減少しない。
以上の様に本発明では点数の多いＦＦＴ演算に対しても
演算中に信号が消失することがなく、オたオーバフロー
することもない完全な飽和利得制御が可能である。
演算中に信号が消失することがなく、オたオーバフロー
することもない完全な飽和利得制御が可能である。
第１図は本発明であるフーリエ変換装置を用いたレーダ
信号処理装置の一例を示す図、第２図は従来から用いｃ
−、ｈでいる飽和利得制御回路を用いたフーリエ変換装
置を示す図、第３図は第２図に示す装置を改善したフー
リエ変換装置を示す図。 第４図は飽和利得制御回路を用いたこの発明のフーリエ
変換装置を示す図であり１図中（１１はアンテナ、（２
）は受信機、（３）は前段信号処理装置、（４，はフー
リエ変換装置、（５）は後段信号処理装６？、 （６）
は飽和利得制御回路、（７）はシフタ、（８）は演算メ
モリ。 （９）はバタフライ演算部、 Ｑｌは１／２ンケ一ラ９
口１）はバッファメモリである。 々お１図中同一あるいは相当部分には同一符号を付して
示しである。 代理人大岩増雄
信号処理装置の一例を示す図、第２図は従来から用いｃ
−、ｈでいる飽和利得制御回路を用いたフーリエ変換装
置を示す図、第３図は第２図に示す装置を改善したフー
リエ変換装置を示す図。 第４図は飽和利得制御回路を用いたこの発明のフーリエ
変換装置を示す図であり１図中（１１はアンテナ、（２
）は受信機、（３）は前段信号処理装置、（４，はフー
リエ変換装置、（５）は後段信号処理装６？、 （６）
は飽和利得制御回路、（７）はシフタ、（８）は演算メ
モリ。 （９）はバタフライ演算部、 Ｑｌは１／２ンケ一ラ９
口１）はバッファメモリである。 々お１図中同一あるいは相当部分には同一符号を付して
示しである。 代理人大岩増雄
Claims (1)
- 実時間の複素入力データをＩＯ２工（Ｃ！Ｏｈ８ｒｅｎ
ｔＰｘｏｃｅｓｓｉｎｇ工ｎｔθｒｖａｌ）間蓄えるバ
ッファメモリと、前記複素入力データのｔａｐＩ間の最
大値を検出して第１のシックを制御する第１の飽和利得
制御回路と、前記バッファメモリ出力の利得を変える第
１のシフタと、第１のシックの出力を１ｃｐ工間蓄える
演算メモリと、演算メモリとの間でＦＦＴ演算を行なう
バタフライ演算部と、このバタフライ演算部の出力の最
大値を検して制御信号を発生する第２の飽和利得制御回
路と、前記演算メモリの出力を制御する第２のシフタを
備えたことを特徴とするフーリエ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59081420A JPS60225279A (ja) | 1984-04-23 | 1984-04-23 | フーリエ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59081420A JPS60225279A (ja) | 1984-04-23 | 1984-04-23 | フーリエ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60225279A true JPS60225279A (ja) | 1985-11-09 |
| JPH0432425B2 JPH0432425B2 (ja) | 1992-05-29 |
Family
ID=13745861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59081420A Granted JPS60225279A (ja) | 1984-04-23 | 1984-04-23 | フーリエ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60225279A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005107118A1 (en) * | 2004-04-30 | 2005-11-10 | Analog Devices, B.V. | Improvements in multicarrier modulation systems |
| AU2005238983B2 (en) * | 2004-04-30 | 2008-12-11 | Analog Devices, B.V. | Improvements in multicarrier modulation systems |
| JP2010261736A (ja) * | 2009-04-30 | 2010-11-18 | Mitsubishi Electric Corp | レーダ信号処理装置 |
| JP2011060177A (ja) * | 2009-09-14 | 2011-03-24 | Mitsubishi Electric Corp | 高速フーリエ変換演算装置 |
| JP2011530874A (ja) * | 2008-08-05 | 2011-12-22 | クゥアルコム・インコーポレイテッド | 無線通信のための共有の時間・周波数自動利得制御 |
| KR20170040757A (ko) * | 2015-10-05 | 2017-04-13 | 아나로그 디바이시즈 인코포레이티드 | 레이더 및 소나 애플리케이션들에서 고정 소수점 고속 푸리에 변환들을 스케일링하는 방법 |
-
1984
- 1984-04-23 JP JP59081420A patent/JPS60225279A/ja active Granted
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005107118A1 (en) * | 2004-04-30 | 2005-11-10 | Analog Devices, B.V. | Improvements in multicarrier modulation systems |
| JP2007535847A (ja) * | 2004-04-30 | 2007-12-06 | アナログ デバイス，ビー．ブイ． | マルチキャリア変調システムにおける改善 |
| AU2005238983B2 (en) * | 2004-04-30 | 2008-12-11 | Analog Devices, B.V. | Improvements in multicarrier modulation systems |
| US7835454B2 (en) | 2004-04-30 | 2010-11-16 | Analog Devices, B.V. | Multicarrier modulation systems |
| JP4685860B2 (ja) * | 2004-04-30 | 2011-05-18 | アナログ デバイス，ビー．ブイ． | マルチキャリア変調システムにおける改善 |
| JP2011530874A (ja) * | 2008-08-05 | 2011-12-22 | クゥアルコム・インコーポレイテッド | 無線通信のための共有の時間・周波数自動利得制御 |
| US8548105B2 (en) | 2008-08-05 | 2013-10-01 | Qualcomm Incorported | Joint time-frequency automatic gain control for wireless communication |
| JP2010261736A (ja) * | 2009-04-30 | 2010-11-18 | Mitsubishi Electric Corp | レーダ信号処理装置 |
| JP2011060177A (ja) * | 2009-09-14 | 2011-03-24 | Mitsubishi Electric Corp | 高速フーリエ変換演算装置 |
| KR20170040757A (ko) * | 2015-10-05 | 2017-04-13 | 아나로그 디바이시즈 인코포레이티드 | 레이더 및 소나 애플리케이션들에서 고정 소수점 고속 푸리에 변환들을 스케일링하는 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0432425B2 (ja) | 1992-05-29 |
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