JPS5981762A - 高速フ−リエ変換プロセツサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明はバタフライ演算回路と、二つのデータ入出力
用メモリとを有するステージが複数個縦続接続されてい
るブロック浮動小数点演算型高速フーリエ変換プロセッ
サに関し、特に自動スケーリング回路に係わる。

高速フーリエ変換プロセッサを含め、一般の演算装置に
おいては、その・・−ドウエア構成から演算語長が決ま
る。演算対象のデータのダイナミックレン・ゾが広いと
、演算により決められた演算語長よりも長い語長となり
、いわゆるオーバーフローが生じることがある。従来に
おいてはこのようなオーバーフローが発生すると、演算
対象データを桁下げして再び演算を行い、オーバーフロ
ーしないようにしていた。このように演算しオーバーフ
ローが生じると、桁下げを行って再び演算をやりなおす
ため、演算時間が長くなる欠点があった。

この発明の目的は、高速フーリエ変換プロセッサを、バ
タフライ演算回路と、二つのデータ入出力用メモリとを
もつステージの複数個を縦続的に接続して、高速度に演
算を行うと共に、その場合のオーバーフローを予測して
演算のやシなおしを必要とせず、それだけ演算時間を短
かくすることにある。

この発明によればバタフライ演算回路と、二つのデータ
入出力用メモリとをもつステージが複数個縦続接続され
た高速フーリエ変換プロセッサにおいて、各ステージに
対し、その人力データの上位２ビツトを入力して最大値
を検出する回路を含むスフ−リング回路と加算回路とが
それぞれ設けられ、これら加算回路は縦続的に接続され
、各ステージ入力におけるＪフレーム内のデータの最大
値を上記最大値検出回路で検出してそのステージにおけ
るバタフライ演算のオーバーフローラ予知し、そのオー
バーフロー防止のためのスケーリング信号をそのスフ−
リング回路からそのステージ入力すると共に、そのステ
ージの加算回路の内容を１だけ増加し、その加算回路の
出力をスクールファクタとして次段ステージの加算回路
へ入力し、そのスケールファクタの最終出力結果として
高速フーリエ変換プロセッサにおけるスにクトル出力デ
ータの指数部を得る。

まだ高速フーリエ変換プロセッサへの入力データのビッ
ト数をｉとした場合に、必要に応じてｉビットのうちか
らｊビット（ｊ＜ｉ）をビット変換回路で選択し、その
選択されたＪビットをＦＦＴの初段ステージに入力し、
そのビット変換回路でのビット選択信号を自動スフ−リ
ング装置の初段の加算器へ入力してスケールファクタの
初期値とする。ｊビットの選択はそのｉビットデータの
上位の複数ビット、例えば４ビツトの状態を見て、ＦＦ
Ｔグロセッサ内での演算にオーバーフローが発生しない
ようにｉビット中の適当な部分のｊビットを選択する。

このようにこの発明によって高速フーリエ変換プロセッ
サは演算語長が比較的短かく、従ってハードウェアの規
模を余り大きくすることなく、入力データの値、つまり
振幅が大きく変動する入力信号の高速フーリエ変換を実
時間で行うことを可能とする。このように入力信号振幅
のグイナミックレンノが大きく、シかも短時間で高速フ
ーリエ変換することが要求されるものとして、物体が微
視的に破壊する際に、その歪みエネルギーの一部が超音
波として放出されるアコースティックエミッション（以
下ＡＥと記す）を監視して材料、設備機器の異常を検知
する応用例がある。

以下この発明を、ＡＥ倍信号捕捉して物体の微視的破壊
を検出する装置に適用した場合を図面を参照して説明す
る。

第１図において、被検出物体１１の微視的破壊によシ発
生するＡＥ倍信号ピックアップ１２により電気信号とし
て捕捉される。このピックアップ１２の出力は増幅器１
３で増幅されて端子１４よりＡＤ変換器１５へ入力され
る。増幅器１３の出力は比較器１６へも入力されて基準
信号源１７の基準信号と比較され、その入力の絶対値が
基準信号より大きい場合はＡＥ倍信号入力されたと判定
されてＡＤ変換器１５以後の動作を開始させると共に時
間信号発生器１８を起動し、時間経過を知ることができ
るようにされる。

ＡＤ変換器１５ではその入力されだＡＥ倍信号一定周期
で標本化し、その各標本値を複数ビットのディ・ノタル
信号に変換する。そのデイノタル信号はバッファメモリ
１９に書き込まれ、これより高速フーリエ変換（以下Ｆ
ＦＴと記す）プロセッサ２１に転送され、ＦＦＴプロセ
ッサ２１よりの複素周波数ス波りトル出力は・ぐワース
にクトル演算器２２でパワース被りトルに変換されて累
算器２３に入力され、ＡＥ信号１個を１イベントと定鰺
すれば、■イベントに対して累算されたノＥワースにク
トルが計算され、データ圧縮器２４へ転送される。自動
スケーリング回路２５はＦＦＴプロセッサ２１で行なわ
れるプロ°ツク浮動小数点演算を制御しつつスケールフ
ァクタを計算する。このスケールファクタ２６は、累算
器２３における累算の際のス硬りトル強度の規格化に用
いられる。

基数２の高速フーリエ変換アルゴリズムでは２ｎ個のデ
ータを１フレームと定義して各フレーム毎にＦＦＴ演算
を行なう。例えばｎ＝１０の場合１０２４個のデータ群
で１フレームを形成する。まだサンプリング（標本化）
定理によれば、被測定信号の含む最高周波数の少くとも
２倍のサンプリング周波数によってサンプリングを行な
わなければＦＦＴによるスにクトルは確定しない。ＡＥ
倍信号ＩＭＨｚの周波数成分を有していればサンプリン
グ周波数（ｆ８）は２ＭＨｚとなる。従って１フレーム
のデータを取り込むのに必要な時間（Ｔｆ）は次の（１
）式の様に求められる。

Ｔｆ＝２ｎ／ｆＢ＝１０２４／２Ｘ１０６＝０．５１２
ｍ５ｅｃ　　（１）第２図にＡＥ倍信号フレーム分割の
模式図を示す。

この図に示すように１フレームＴｆよシも長い接続時間
を有するＡＥ倍信号対してのＦＦＴ方法は２通シあり、
ｎ＝１３として１フレーム８１９２点のＦＦＴを行なう
方法と、８フレームについてそれぞれＦＦＴを行ない、
得られたスペクトル成分を累算することによりスペクト
ルを求める方法とがある。

第１図に示した例では ｉ）　　ハードウェア量が少なくて済むこと、！り　　
ＡＥ倍信号場合さほど分解能は問わないこと、１１１）
累算による平均化操作のためＦＦＴ特有のス４クトルの
微細振動が抑えられること、等の理由により後者を採用
している。しかし前者の手法によってもよい。

この発明によるＦＦＴプロセッサは第３図に示すように
、２ｎ点を１フレームとするとｎ段のバタフライ演算ス
テージ３３およびその前段に設けられたウィンドウ処理
を行なうステージ３２から構成されており、ｎ＝１０の
１０２４点の場合はステージ３２．３３を合せて１１段
の縦続ステージ構成となっている。第４図に第１図及び
第３図中のバッファメモリ１９を、第り図にステージ３
３のブロック図を示す。バッファメモリ１９及び各ステ
ージ３２．３３は全て２面の入力用メモＩＪＭＩ。

Ｍ２を有しており、一方がＡＤ変換器１５あるいは前段
のステージの出力データの書き込み状態にある時に、他
方は以前に書き込んだデータを演算後火段へ転送する読
出し状態とされる。そして１０２４点のデータの転送が
終了するとメモＩＪＭ。

とＭ２の状態が交換され、今まで読出し状態であったメ
モリが書き込み状態に、書き込み状態であったメモリが
読み出し状態になることによって、データの流れがパイ
プライン的に行なわれる。この時メモリアクセスのだめ
のアドレスは、アドレスレノスタユニット３７から供給
される。

各ステージ３３におけるバタフライ演算ユニット４１も
制御部３８より与えられるマイクロ命令によって制御さ
れ、ノぐイブライン演算によシバタフライ演算を行う。

各ステージ３３には回転因子が記憶されたメモリ４４が
設けられている。各ステージにおける入力データをＡｋ
、　Ｂｋ、出力データをＡ／に、　Ｂｌｋ１回転因子を
いと略記すれば、各ステージでのバタフライ演算は次の
（２）式の繰り返しとなる。

この際マイクロ命令の命令状態が第６図に示す状態で与
えられ、この命令を解読することによって第６図に示す
ようにＤｌ乃至Ｄ６１Ｓ１乃至ｓ４、更にＳＵＢの制御
信号が発生して第７図に示すような内容の命令が実行さ
れる。この結果このような命令を用いてメモリＭ、、Ｍ
２から読出されたデータ中の入力Ａｋは第５図に示すよ
うにレジスタ４２に、バスバッファ４３を介して格納さ
れ、入力データＢｋがパスバッファ４３を介して、まだ
回転因子Ｗｋが回転因子用ＲＯＭ　（メモリ）４４がら
乗算器４５にそれぞれ格納されて乗算が行なわれる。

ＲＯＭ　４４にアドレス４６が与えられると共にこのア
ドレス４６はマルチプレクサ４７により選択されてメモ
リＭＩ　　＋　Ｍ２に選択的に与えられる。乗算器４５
の乗算結果はマルチプレクサ４７及び加算器５１を介し
てレジスタ４８又は４９に格納される。その乗算結果ｗ
ｋＢｋはマルチプレクサ５２を通り、排他的論理和回路
５３を通り、更にマルチプレクサ５４を通って加算器５
１に与えられる。

その際に排他的論理和回路５３の一方の入力を全て“０
”又は全て”１″とし、前者の場合はその出力とレノス
タ４２の内容とを加算してＡｌｋを得、後者の場合はレ
ノスタ４２の内容と加算する際にさらにＩＩ　１１１を
加えてｗｋＢｋの補数を得て加算結果にＢ′ｋを得る。

これらにより（２）式のバタフライ演算が・母イブライ
ン式に実行されるようにデータが入力され各部が制御さ
れる。演算結果はオーバーフロー防止回路５５を通じて
次のステージに送られる。なおメモＩＪＭ、、Ｍ２に対
する書込みはデータ５６がバスバッファ５７を介してメ
モリＭ１　。

Ｍ２に与えられると共にアドレス５８がマルチプレクサ
４７で選択されてメモｌＪＭ、、Ｍ２に与えられて行わ
れる。

この様なパイシライン構成により、実時間演算でナイキ
スト周波数１．４　ＭＨｚという高速演算が可能となり
、ＡＥ倍信号実時間高速フーリエ変換が達成された。

ＡＥ倍信号特徴の一つに、各イベントの強度が非常にば
らついていることがあり、そのレンジは４０　ｄＢ以上
もある。またＡＥ信号波形自体も減衰振動波形であり１
イベント内の各フレームについてもデータの大きさはそ
れぞれ異なるだめ、フレーム分割を行なった場合イベン
トの最後の方のフレームに含まれるデータは小振幅のも
のとなる。

従って有限語長のディノタル演算を行なう場合は、小振
幅信号に対しても桁落ちなく十分な演算精度が得られる
様に、ＡＤ変換器１５の語長を大きくとり入力信号強度
に合せて適当なビットをその中より選択すること、およ
び自動スケーリング手段によって演算時のオーバーフロ
ーおよびアンダーフローを防止することが好ましい。

第３図にこの発明による自動スケーリング回路２５を備
えたＦＦＴプロセッサのブロック図を示す。

例えばＡＤ変換器１５の語長を１０ビツト、ＦＦＴデー
タ語長を８ビツトとする。バッファメモリ１９について
は、第４図において一方のメモリにＡＤ変換器１５から
１フレームの１０ビツト（Ｄ９〜Ｄｏ）のデータが書き
込まれる際に、フレームの中での最大値を最大値検出器
６１（第３図）で検出し、各フレームごとにその検出出
力がフリップフロラ７６６７にセントされ、そのセット
内容がデコーダ６２でデコードされ、デコーダ６２の出
力で次のように制御される。ＩＯビットで表現できる最
大値は１０２３であるから、検出器６１で検出された最
大値が１０２３／４＝２５５以下であればデコーダ６２
から出力されるビットセレクト信号６３によってバッフ
ァメモリ１９内のビットセレクタ（ビット変換回路）６
０において第４図中のパスバッファ６４が選択され、２
５５〜５１１　（＝　１０２３／２）の範囲内であれば
バスバッファ６５が、５１２以上であればパスバッファ
６６がそれぞれ選択され、８ビツトデータとしてＦＦＴ
　７’ロセツサ２１に転送される。フリッゾフロツノ回
路６７の出力はまたダート回路６８を通りスケールファ
クタ２６の初期値となってカウンタ７３にプリセットさ
れる。

このようにして、いたずらにＦＦＴノロセッサ２１のデ
ータ語長、すなわちハードウェア量を増大させることな
く振幅変化の大きいＡＥ入力信号に対するダイナミック
レンジを広げることができ、８ビツト語長を有効に使用
することができる。

第３図の各ステージ３３についても同様にして１フレー
ム内の最大値を検出する手段を用いてブロック浮動小数
点演算を制御することができる。

そのため各ステージ３３に対し、最大値検出回路７１を
含むスケーリング回路７０と加算回路７３とがそれぞれ
設けられ、これら加算回路７３はステージ３３の順に縦
続時に接続されている。バタフライ演算は（２）式の通
りであるが、ここでＩＷＪ≦１であるからオーバーフロ
ーの可能性があるのは、データＡｋあるいはＢｋが８ビ
ツトで表現される最大値の半分を越えた時である。ＦＦ
Ｔプロセッサ２１内ではデータＡｋ、　Ｂｋがとり得る
値の範囲は一１２８≦Ａｋ、Ｂｋ≦１２７　　　　　・
・・・・・（３）であるから となった時のみ Ｂ′に＝Ｂ′に／２ とすればよいことになる。これをブロック浮動小数点演
算とよぶが、この方法により８ビツト語長を最大限に利
用しつつバタフライ演算を行なうことができる。ここで
、２で割るか割らないかの制御は、そのステージ３３の
入力データの上位２ビツトを最大値検出回路７１に入力
し、（４）式の条件を検出し、その出力をフリップフロ
ップ回路６７でラッチしてブＯ，）り浮動小数点演算制
御信号（スフ−リング信号）７２としてスケーリング回
路７０から対応するステージのオー・マーフロー防止回
路５５（第５図）に与えることによって行なう。また同
時にスケーリング回路７０の出力を用い、ステージの出
力データを２で割った場合のみそのステージ３３の加算
回路としてのカウンタ７３の内容、つまりスケールファ
クタを１歩進する。このスケールファクタはデータフロ
ーに同期して各ステージのカウンタ７３を伝搬してゆく
。

従りて最終的に出力されるスクールファクタ２６はＦＦ
Ｔ演算時に２で割った回数を示すことになるため、２を
底とした指数表示量となって周波数スぜクトルの指数部
を形成することになる。よって累算の際にはこのスケー
ルファクタで仮数部のスイクトルを規格化して累算する
。

スケールリング回路７０の具体例を第８図に示す。即ち
前段ステージからの演算結果中の上位２ビツト、つまり
第６及び第７ビツトＤ６＋０７が排他的論理和回路（Ｅ
ＸＮＯＲ）　７５に入力され、この出力はＮＯＲ回路７
６を通じてＤ形フリノゾフロッｆ７７に供給され、各デ
ータごとにりＯ，り７８により読込まれる。そのフリッ
プフロップ７７の４出力はＮＯＲ回路７６を通じて帰還
される。よってデータＡｋ、　Ｂｋが−６４くＡｋ、Ｂ
ｋ〈６３の範囲外になると回路７５の出力が°゛１′″
となり、フリツノフロップ７７の同出力は”　１　”と
なり、この状態が保持される。この“１″となった時に
カウンタ７３が１歩進される。■フレーム（この例では
１０２４標本）分のデータが取込まれるごとにクロック
７９によシカウンタ７３に前段ステージのカウンタ７３
の内容がラッチされ、またフリップフロップ７７のす出
力はフリツノフロラ７０６７にラッチされる。フリップ
フロップ６７のＱ出力はブロック浮動小数点演算制御信
号７２として出力される。クロック７９の反転信号でフ
リップフロップ７７はゼロにプリセットされる。

バッファメモリ１９からＦＦＴ　７’ロセツサ２１へ入
力する際のスケールファクタの作成は例えば第９図に示
すように行われる。即ちＡＤ変換器■５からの１０ピツ
）Ｄｏ％Ｄ、（Ｄｇが最上位ビット）中の上位４ビツト
ＤＩＩ　　ｒ　Ｄ　ｇ及びＤ？＋Ｄ９が排他的論理和回
路８３及び８４にそれぞれ供給され、これら回路８３．
８４の出力はＡＮＤ回路８５へ供給され、回路８３．８
５の出力はそれぞれインバータを通じてＮＯＲ回路８６
．８７へ供給される。

ＮＯＲ回路８６．８７の出力はそれぞれクロック７８に
よりデータごとにフリップフロップ８８゜８９に取込ま
れ、このフリツノフロツノ８８．８９の各同出力はそれ
ぞれＮＯＲ回路８６．８７に帰還される。従って入力デ
ータが５１２以上であればフリップフロップ８８の同出
力がＩＩ　Ｉ　ＩＩとなり、入力データが２５５以上で
あればフリップフロップ８９の同出力がパ１”となる。

これらフリップフロップ８８．８９は各フレームごとに
クロック７９によりフリツノフロツノ９１．９２に取込
まれ、フリツノフロツノ９１．９２の４出力はデコーダ
６２でデコードされ、前記３つの状態に応じて３本の出
力線６３の１つがパ１”となる。フリップフロップ９１
，９２の同出力は排他的論理和回路９３　、　ＮＯＲ回
路９４にも供給され、入力データが５１２以上で回路９
３の出力は°’１”、回路９４の出力はＩＩ　Ｏ”、入
力データが２５５〜５１１の範囲で回路９３の出力はＩ
Ｉ　Ｑ　ＩＩ、回路９４の出力は１”となり、入力デー
タが２５４以下で回路９３．９４はそれぞれパ０”とな
る。これら回路９３．９４の出力は後者を最下位ビット
としてカウンタ７３にフレームごとにグリセットされ、
つまり各入力データの状態に応じて１０進数２゜１．０
の何れかがプリセントされる。このバッファメモリ１９
に対するカウンタ（加算回路）７３は、各ステージ３３
に対するカウンタ（加算回路）の縦続接続の初段として
接続される。

第３図において必要に応じて各カウンタ７３の間にレジ
スタを介在させ、初段カウンタの内容が一挙に終段カウ
ンタヘレーシングするのを防止することができる。

第１０図にＡＥ倍信号対するＦＦＴ処理の具体例におけ
るタイムチャートを示す。同図において第１０図Ａの例
えばＡＥ倍信号第１フレーム＃１のデータは、タイムス
ケール（同図Ｆ）の区間ｌにおいてバッファメモリ１９
に書き込まれ、区間２でウィンドウ演算ステージ３２で
第１０図Ｂに示すようにウィンドウ演算された後、１０
段のバタフライ演算ステージ３３によシバタフライ演算
がほどこされ、複素スにクトル８１として区間１２で出
される。このス被りトルはＦＦＴ演算特有の折り返しス
４クトルとなっているため、区間１３でその前半部のみ
をパワースペクトルとして変換される（第１Ｏ図Ｄ）。

その後累算器２３（第１図）に転送されて累算が繰り返
され、ｌイペ／トにっいての演算全てが終了した区間１
７で累算されたｉ？ワースにクトルとして出力される（
第１０図Ｅ）。

第１１図はこの発明を適用した場合と適用しない場合の
ＡＥ倍信号ス被りトル例を示し、同図Ａはフレーム分割
と自動スケーリングによって得られたＡＥ倍信号ス波り
トルであり、同図Ｂはフレーム分割をせず８１９２点の
ＦＦＴを行なった場合のス硬りトル、同図Ｃは自動スフ
−リング手段を伴わない１４ビット固定小数点演算ＦＦ
ＴによるスＲクトルである。前記実施例より、フレーム
分割法によってもＡＥ信号スイクトルの特徴は失われる
ことはなく、同図Ｂにおいて見られる微細撮動も抑えら
れ特徴が返って判別し易くなっていることが理解された
。

このようにこの発明によれば入力信号スにクトルの特徴
によく現われ、しかも自動スケーリング回路２５の付加
により、８ビツトデータ語長ＦＦＴが１４ビツト固定小
数膚演算ＦＦＴに匹敵し、ハードウェア規模が比較的小
さいがデータ語長の長いデータの演算が可能である。か
っこの発明では各ステージには入力されるデータからそ
のステージにおける演算でオーバーフローが発生するこ
とを予知すると、スケーリング信号を発生するため、オ
ーバーフローした後に入力データの桁下を行って演算を
やりなおす場合と比較して高速度に演算を行うことがで
きる。このため前記実施例のようにイベント毎に振幅、
持続時間が大きく異なり周波数成分もＩ　ＭＨｚ　ｉ！
でと広帯域なＡＥ倍信号ついての実時間周波数解析が可
能となる。

なお第１図に示すようにこのようにして解析されだＡＥ
倍信号周波数スペクトルの包絡と、標準メモリ３４に予
め記憶していた標準・ぐターンとを比較器３５で比較し
、微小破壊が検出された場合、或はそれが所定値以上の
場合に、報知器３６に表示又は警報を発する。累算器２
３の出力をメモリ２４に記憶する場合は時間信号発生器
１８の時間信号もメモリ２４に記憶して発生ス波りトル
・やワーの時間経過がわかるようにされる。比較器１６
を用いてＡＥ倍信号得られている時のみ記憶する場合は
比較器１ｊ５の出力によりメモリ２４を有効に用いるこ
とができる。この発明の自動スケーリング回路２５はＡ
ＩＩＥ信号の周波数解析のみならず、ＦＦＴ一般にも適
用できる。

【図面の簡単な説明】

第１図はこの発明を適用した微視的破壊検出装置の構成
例を示すブロック図、第２図はＡＥ倍信号フレーム分割
する模式図、第３図はこの発明による高速フーリエ変換
ノロセッサの一例を示すブロック図、第４図はバッファ
メモリ１９の一例を示すブロック図、第５図はＦＦＴス
テーノ３３の一例を示すブロック図、第６図は演算ユニ
ットの各部を制御する信号とマイクロ命令との関係を示
す図、第７図は第６図に示しだ命令の内容例を示す図、
第８図は演算ステー・ゾにおけるスケーリング回路７０
の具体例を示す論理回路図、第９図はバッファメモリの
入力におけるスケーリング回路の具体例を示す論理回路
図、第１０図は第１図に示した装置全体の動作タイムチ
ャート、第１１図Ａは実施例によって得られたＡＥ倍信
号スイクトル例を示す図、第１１図Ｂはフレーム分割を
行なわず８１９２点でＦＦＴを行なった場合のスにクト
ル例を示す図、第１１図Ｃは自動スケーリング回路２５
を伴なわない固定小数点演算の語長１４ビツトのＦＦＴ
を行なった場合のス被りトル例を示す図である。 １９：バッファメモ！Ｊ、２１：ＦＦＴプロセッサ、２
４：出力メモリ、２５：自動スケーリング回路、２６：
指数部出力、３２：ウインド演算ステーソ、３３：バタ
フライ演算ステーノ、４１：バタフライ演算ユニット、
４４：回転因子メモｌＪ、６０：ビット変換回路、７０
：スケーリング回路、７１：最大値検出回路、７２ニス
ク一リング信号、７３：加算回路。 特許出願人　旭化成工業株式会社 新　　　妻　　　弘　　　明 中　　　鉢　　　憲　　　賢 代　理　　人　　草　　　野　　　　　　　卓第４図 第５図

Claims (1)

【特許請求の範囲】
1. （１）　　バタフライ演算回路と二つのデータ入出力用
   メモリとを有するステージが複数個縦続に接続されてい
   るブロック浮動小数点演算型高速フーリエ変換プロセッ
   サにおいて、上記各ステージに対してその入力データの
   上位２ピツトを入力とする最大値検出回路７１を有する
   スケーリング回路および加算回路がそれぞれ設けられ、
   これら加算回路は縦続的に接続されており、各ステージ
   入力における１フレーム内のデータの最大値を上記最大
   値検出回路で検出して、そのステージにおけるバタフラ
   イ演算のオーバーフローを予知し、そのオーバーフロー
   防止のだめのスケーリング信号をそあスケーリング回路
   よりそのステージへ出力するとともに、そのステージの
   加算回路の内容を１だけ増加させ、その加算回路の出力
   をスクールファクタとして次段ステージの加算回路へ入
   力し、そのスクールファクタの最終出力結果として高速
   フーリエ変換プロセッサにおけるス被りトル出力データ
   の指数部を得る自動スフ−リング装置を有する高速フー
   リエ変換プロセッサ。