JPH02267654A

JPH02267654A - ダイレクトメモリアクセス装置

Info

Publication number: JPH02267654A
Application number: JP1086853A
Authority: JP
Inventors: Yutaka Ishikawa; 裕石川; Yasunori Sugano; 菅野　泰則
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1989-04-07
Filing date: 1989-04-07
Publication date: 1990-11-01
Anticipated expiration: 2011-10-02
Also published as: JP2539030B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、電子計算機システムの通信処理装置（ＣＰ）
に適するダイレクトメモリアクセス装置に関する。

（従来の技術）通信回線に接続されて情報処理を行なう電子計算機シス
テムには、通信回線とのデータ授受を制御する通信処理
装置が設けられる。

第２図に、従来一般の電子計算機システムのブロック図
を示す。

図において、このシステムは、中央演算処理機構ｌと、
主記憶機構２と、通信処理装置３が、内部バス４に接続
された構成となっている。

中央演算処理機構１は、装置全体の制御演算等を行なう
マイクロコンピュータ等から構成される装置である。主
記憶機構２は、磁気ディスクや半導体メモリ等から成り
、種々のデータを格納するための装置である。以下本発
明において、これを上位メモリと呼ぶ。

通信処理装置３は、通信回線５を介してデータの通信制
御を行なう回路である。この通信処理装置３は、次のよ
うな構成とされている。

第３図に、従来一般の通信処理装置のブロック図を示す
。

この通信処理装置３は、内部バス４に接続されたバスイ
ンタフェース（ＢＩＮＴＦ）　　３２と、マイクロプロ
セッサ（μＰ）３１と、ローカルメモリ（ＬＭ）３３と
、回線制御部（ＬＣＵ）３４とから構成されている。

各回路は、ＣＰババス５を介して接続されている。また
、回線制御部３４は、通信回線５に接続されている。

上記マイクロプロセッサ３１は、第２図に示した中央演
算処理機構１からの命令を解読し、通信処理を実行し、
その実行結果を中央演算処理機構１へ通知するよう動作
する回路である。バスインタフェース３２は、そのよう
な命令の受付けや結果の報告、送受信データの第２図に
示した上位メモリ２への転送等を制御するための回路で
ある。

回線制御部３４は、例えば、通信回線５がＣＣＩＴＴ勧
告で規定されたｌ５ＤＮ網のＯＳＩレアモデルの場合、
物理層やデータリンク層の処理を行なう回路である。ロ
ーカルメモリ３３は、マイクロプロセッサ３１で実行さ
れる通信処理プログラムや、そのプログラム実行に必要
なテーブル、送受信データ、第２図に示した中央演算処
理機構１から入力する命令、制御情報、中央演算処理機
構１への報告情報等を格納するためのメモリである。

ここで、バスインタフェース３２は、ローカルメモリ３
３に格納されたデータを上位メモリ２に転送し、あるい
は上位メモリ２から所定のデータをローカルメモリ３３
に転送するため、ダイレクトメモリアクセス装置を内蔵
している。

第４図に、従来のダイレクトメモリアクセス装置のブロ
ック図を示す。

図において、バスインタフェース３２には、ＤＭＡコン
トローラ３２１と、上位メモリアクセス制御回路３２２
と、インタフェース（ＩＮＦ）３２３と、加算回路３２
４と、ＭＥＭベースアドレスレジスタ３２５と、３つの
アンドゲート３２６．３２７及び３２８が設けられてい
る。

ＤＭＡコントローラ３２１は、例えば、インテル社製８
２３７あるいは同社製８０１８６に内蔵されたＤＭＡ用
回路である。この回路は、ＤＭＡリクエスト信号ＤＲＱ
を受入れて、ローカルメモリ３３２や上位メモリ２をア
クセスするためのアドレス信号ＡＤＨ、メモリリード信
号ＲＤ、メモリライト信号ＷＲ等を出力する回路である
。また、この回路には、ローカルメモリ３３２や上位メ
モリ２から読出されたデータＤＡＴＡが入力する。

インタフェース３２３は、内部バス４を介して、上位メ
モリ２に対しデータやアドレス信号等を出力する回路で
ある。加算回路３２４は、ＤＭＡコントローラ３２１の
出力するアドレス信号ＡＤＨに、ＭＥＭベースアドレス
レジスタ３２５を出力するベースアドレスＭＢＡを加算
して上位アドレス信号ＭＭＡ　Ｄ　Ｒを生成し、インタ
フェース３２３に向けて出力する回路である。

アンドゲート３２７及び３２８には、それぞれＤＭＡコ
ントローラ３２１の出力する、メモリリード信号ＲＤと
メモリライト信号ＷＲとが入力する。これらのアンドゲ
ート３２７．３２８は、上位メモリアクセス制御回路３
２２の出力するアクセス制御信号ＭＡＣによって開閉制
御される。

尚、上位メモリアクセス制御回路３２２の前段には、マ
イクロプロセッサ３１から出力されるアドレスラッチイ
ネーブル信号ＡＬＥと、ＤＭＡコントローラ３２１から
出力されるアドレス信号ＡＤＲの上位ビットＡＨとの論
理積をとり、上位メモリ起動信号ＭＭＳＴＡＲＴを出力
するアンドゲート３２６が設けられている。

一方、ローカルメモリ部３３には、ローカルメモリ制御
回路３３１と、ローカルメモリ３３２と、インバータ３
３３と、アンドゲート３３４と、フリップフロップ３３
５とが設けられている。

ローカルメモリ３３２は、ダイナミック・ランダム・ア
クセス・メモリ等から成る。ローカルメモリ制御回路３
３１には、ローカルメモリ３３２をアクセスするための
アドレス信号をラッチするレジスタや、ローカルメモリ
３３２のリフレッシュ等の、いわゆるランダム・アクセ
ス・メモリ制御のための回路が格納される。ローカルメ
モリ制御回路３３１には、マイクロプロセッサ３１の出
力するアドレスラッチイネーブル信号ＡＬＥ、及びＤＭ
Ａコントローラ３２１の出力するメモリリード信号ＲＤ
、メモリライト信号ＷＲ，アドレス信号ＡＤＨが入力す
る。

また、インバータ３３３には、アドレス信号ＡＤＲの上
位ビットＡＨが入力し、アンドゲート３３４には、この
インバータ３３３の出力及び上記アドレスラッチイネー
ブル信号ＡＬＥとが入力し、その論理積、出力がフリッ
プフロップ３３５に入力するよう結線されている。フリ
ップフロップ３３５は、アンドゲート３３４の出力を受
入れて、ローカルメモリ起動信号ＬＭＳＴＡＲＴをロー
カルメモリ制御回路３３１に出力する回路である。

以上の回路においては、ＤＭＡコントローラ３２１がア
クセスする対象が、ローカルメモリ３３２なのか上位メ
モリ２なのかを識別するために、アドレスＡＤＨの上位
１ビツトＡＨが使用されていた。

第５図に、第４図のような回路の従来のメモリ選択動作
の説明図を示す。

図において、ＤＭＡコントローラのアドレス空間はｏｏ
ｏｏｏ”〜“ＦＦＦＦＦ”まで設定されている。ここで
、ローカルメモリの容量は“ｏｏｏｏｏ“〜“ａｏｏｏ
ｏ”即ち、全アドレス空間の１／２に設定されている。

そして、下位側のアドレス空間における領域Ａがアクセ
スされると、ローカルメモリ３３２がアクセスされ、上
位側のアドレス空間における領域Ｂがアクセスされると
、上位メモリ２がアクセスされるよう構成されている。

何れのアドレス空間を選択するかは、先に説明したアド
レス信号の上位ビットＡＨの内容による。例えば、ＡＨ
が“０“の場合ローカルメモリを、ＡＨが“１”の場合
上位メモリをアクセスすることになる。

第６図に、第４図の装置の動作タイムチャートを示す。

この図を用いて、第５図に示したローカルメモリ内の領
域Ａのデータを、上位メモリの領域Ｂに転送する動作を
説明する。

先ず始めに、ＤＭＡコントローラ３２１に対し、ＤＭＡ
リクエスト信号ＤＲＱが入力する［第６図（ｆ）］。Ｄ
ＭＡコントローラ３２１は、これに応じてＣＰババス使
用権を獲得する。次に、ＤＭＡコントローラ３２１は、
アドレス信号ＡＤＨを出力し、マイクロプロセッサ３１
はアドレスラッチイネーブル信号ＡＬＥを出力する［第
６図（ａ）。

（ｂ）］。このアドレス信号ＡＤＲは下位メモリアクセ
スのための“Ｘ”番地を指している。ローカルメモリ制
御回路３３１は、アドレスラッチイネーブル信号ＡＬＥ
により、アドレス信号ＡＤＲをラッチする。更に、アド
レス信号ＡＤＲの上位ビットＡＨがインバータ３３３を
介してアンドゲート３３４に入力し、アドレスラッチイ
ネーブル信号ＡＬＥが、このアンドゲート３３４を開く
ため、フリップフロップ３３５にその上位ビットＡＨが
入力し、フリップフロップ３３５からはローカルメモリ
起動信号ＬＭＳＴＡＲＴが出力される［第６図（ｈ）］
。

一方、アドレス信号ＡＤＨの上位ビットＡＨは、この場
合ローカルメモリ３３２をアクセスする内容のものであ
るため、アンドゲート３２６を閉じ、アドレスラッチイ
ネーブル信号ＡＬＥはアンドゲート３２６において阻止
され、上位メモリアクセス制御回路３２２は起動しない
。従って、アンドゲート３２７及び３２８は閉じられた
ままとなっている。

次に、ＤＭＡコントローラ３２１は、メモリリード信号
ＲＤを出力する［第６図（ｄ）］。これにより、ローカ
ルメモリ３３２のリードサイクルが実行される［第６図
（ｋ）］。このとき、ＤＭＡコントローラ３２１は、ロ
ーカルメモリ３３２からリードされるデータＤＡＴＡを
受入れ、これをサンプリングする。

以上でＤＭＡリードサイクルが終了する。

次に、再びマイクロプロセッサ３１からアドレスラッチ
イネーブル信号ＡＬＥが出力され［第６図（ａ）］　、
ＤＭＡ：ＩンＤＭＡコントローラ３２ス信号ＡＤＨが出
力される［第６図（ｂ）］。このアドレス信号ＡＤＨは
、上位メモリのアクセスのための“Ｙ”番地を指してい
る。従って、そのアドレス信号ＡＤＲの上位ビットＡＨ
は、今度はアンドゲート３３４を閉じ、アンドゲート３
２６を開く。その結果、アドレスラッチイネーブル信号
ＡＬＥは、上位メモリ起動信号ＭＭＳＴＡＲＴとなって
、上位メモリアクセス制御回路３２２に入力する。これ
により、上位メモリアクセス制御回路３２２はアクセス
制御信号ＭＡＣを出力し、アンドゲート３２７とアンド
ゲート３２８を開く。

ここで、ＤＭＡコントローラ３２１は、先にサンプリン
グしたデータＤＡＴＡを出力する［第６図（Ｃ）］。そ
して、メモリライト信号ＷＲを出力する［第６図（ｅ）
］。この結果、アンドゲート３２８から上位メモリライ
ト信号ＭＭＷＲがインタフェース３２３に向けて出力さ
れる［第６図（ｉ）］。また、アドレス信号ＡＤＨは、
加算回路３２４において、ＭＥＭベースアドレスレジス
タ３２５から出力されるベースアドレスＭＢＡと加算さ
れ、上位アドレス信号ＭＭＡＤＲとなってインタフェー
ス３２３に向は出力される。こうして、内部バス４を介
して上位メモリ２に対しＤＭＡライトサイクルが実行さ
れる。その後、ＤＭＡリクエスト信号ＤＲＱが立ち下が
る［第６図（ｆ）］。

尚、上記ＤＭＡ転送処理実行中は、第６図（ｇ）に示す
ように、マイクロプロセッサセレクト信号μＰＳＥＬが
常時ロウレベルとされている。

尚、このマイクロプロセッサセレクト信号μＰＳＥＬは
、第４図中では図示していないが、ＤＭＡコントローラ
３２１が動作中はロウレベル、マイクロプロセッサ３１
が動作中はハイレベルとなる選択信号である。また、上
記の動作は、上位メモリ２への書込み動作について説明
したため、第６図（ｊ）に示した上位メモリリード信号
ＲＤは変化しない。

（発明が解決しようとする課題）ところで、以上の装置では、上位メモリ２のアクセスと
ローカルメモリ３３２へのアクセスを、アドレス信号Ａ
ＤＨの最上位ビットにより識別していた。従って、ＤＭ
Ａコントローラ３２１のアドレス空間は、実質２分割さ
れ、ローカルメモリ３３２の容量が制限されてしまうと
いう問題がある。

一方、上記ＤＭＡコントローラ３２１には、次のような
機能も備わっている。

即ち、データ転送の方向が、例えば、ローカルメモリ３
３２から上位メモリ２へ転送されるか、上位メモリ２か
らローカルメモリ３３２へ転送されるかを識別するため
のチャネルセレクト信号を出力することができる。例え
ば、チャネル１セレクト信号ＯＳＥＬが出力されると、
上位メモリ２からローカルメモリ３３２へのデータ転送
が行なわれ、チャネル１セレクト信号Ｉ　ＳＥＬが出力
されると、その逆方向の転送が行なわれていることを示
す。

従来、このデータ転送方向識別を行なうチャネルセレク
ト信号と、メモリリード信号ＲＤ、メモリライト信号Ｗ
Ｒを用いて、ローカルメモリをアクセスするか上位メモ
リをアクセスするかの判定を行なう回路が提案されてい
る。

第７図に、データ転送方向とメモリリード／ライト信号
の関係を示す。

図に示すように、データ転送方向が上位メモリからロー
カルメモリに向かう場合、メモリリード信号が出力され
ていると、上位メモリへアクセスすべきことが分かる。

また、メモリライト信号ＷＲが出力されていると、ロー
カルメモリへアクセスすべきことが分かる。

一方、ローカルメモリから上位メモリへデータが転送さ
れる場合、メモリリード信号ＲＤが出力されると、ロー
カルメモリへアクセスすべきことが分かり、又、メモリ
ライト信号ＷＲが出力されると、上位メモリへアクセス
すべきことが分かる。

このように、データ転送方向識別用の信号とメモリリー
ド／ライト信号との組合わせにより、ローカルメモリか
上位メモリかの何れかを選択して起動することができる
。

第８図に、そのような原理を採用した従来のダイレクト
メモリアクセス装置のブロック図を示す。

図の装置は、バスインタフェース３２と、ローカルメモ
リ部３３と、ローカルメモリ起動部４０及び上位メモリ
起動部５０を備えている。

ローカルメモリ部３３には、ローカルメモリ制御回路３
３１　とローカルメモリ３３２とが設けられている。こ
れらの回路は、第４図で説明したものと同様のものであ
る。また、インタフェース３２３、加算回路３２４．Ｍ
ＥＭベースアドレスレジスタ３２５は、何れも第４図に
おいて説明したものと同様である。バスインタフェース
３２に設けられたＤＭＡコントローラ３２１やマイクロ
プロセッサ３１も、第４図で説明したものと全く同様の
ものである。

ここで、ローカルメモリ起動部４０には、３つのオアゲ
ート４２，４３．４７と、３つのアントゲート４４，４
５．４６と、フリップフロップ４１が設けられている。

オアゲート４２には、ＤＭＡコントローラ３２１の出力
するメモリライト信号ＷＲ及びメモリリード信号ＲＤが
入力するよう結線されている。また、アンドゲート４４
には、メモリライト信号ＷＲ及びチャネル０セレクト信
号ＯＳＥＬが入力するよう結線されている。更に、アン
ドゲート４５には、メモリリード信号ＲＤ及びチャネル
１セレクト信号Ｉ　ＳＥＬが入力するよう結線されてい
る。

アンドゲート４４及びアンドゲート４５の出力は、何れ
もオアゲート４７を介してオアゲート４３に入力する。

また、オアゲート４３には、ＤＭＡコントローラ３２１
の出力するマイクロプロセッサセレクト信号μＰＳＥＬ
が入力する。オアゲート４２及びオアゲート４３の出力
は、アンドゲート４６に入力し、アンドゲート４６の出
力はフリップフロップ４１に入力するよう結線されてい
る。フリップフロップ４１からは、ローカルメモリ制御
回路３３１に対し、ローカルメモリ起動信号ＬＭＳＴＡ
ＲＴが入力するよう結線されている。

一方、上位メモリ起動部５０は、上位メモリアクセス制
御回路５１と、４つのアンドゲート５２．５３，５５，
５６、及び１つのオアゲート５４を有している。

アンドゲート５２，５３は、第４図において説明したア
ンドグー）−３２７，３２８と同等の回路である。一方
、アンドゲート５５には、チャネル０セレクト信号ＯＳ
ＥＬと、メモリライト信号ＷＲとが入力するよう結線さ
れている。また、アンドゲート５６には、チャネル１セ
レクト信号Ｉ　ＳＥＬと、メモリリード信号ＲＤとが入
力するよう結線されている。そして、アンドゲート５５
及びアンドゲート５６の出力が、オアゲート５４を介し
て上位メモリ起動信号ＭＭＳＴＡ　ＲＴとなり、上位メ
モリアクセス制御回路５１に入力するよう結線されてい
る。

以上の装置は次のように動作する。

第９図は、第８図の装置の動作タイミングチャートであ
る。

先ず、図のタイムチャートでは、同図（β）に示すよう
に、始めにマイクロプロセッサ３１がローカルメモリ３
３２のデータ読取りを行ない、その後ＤＭＡコントロー
ラ３２１が起動し、ローカルメモリ３３２・からデータ
を読出すリードサイクルが実行され、その後上位メモリ
２に対するライトサイクルが実行される。

マイクロプロセッサ３１の動作開始に当たり、マイクロ
プロセッサ３１からはアドレスラッチイネーブル信号Ａ
ＬＥが出力され［第９図（ａ）］、同時に、所定のアド
レス信号ＡＤＨが出力される［第９図（ｂ）］。このと
き、データの読取りを行なうためのメモリリード信号Ｒ
Ｄが出力され、かつマイクロプロセッサセレクト信号μ
ＰＳＥＬが出力される［第９図（ｄ）、（ｇ）コ。

これらの信号は、第８図に示すオアゲート４２．４３を
通り、アンドゲート４６を通過して、フリップフロップ
４１に入力する。その結果、フリップフロップ４１から
は、ローカルメモリ起動信号ＬＭＳＴＡＲＴが出力され
る［第９図（ｉ）］。こうして、マイクロプロセッサ３
１によるローカルメモリのリードサイクルが実行される
［第９図（Ｉ２）］。

その後、ＤＭＡコントローラ３２１に対し、ＤＭＡリク
エスト信号ＤＲＱＩが入力すると［第９図（ｆ）］、マ
イクロプロセッサ３１からアドレスラッチイネーブル信
号ＡＬＥが出力される［第９図（ｅ）］。このとき、Ｄ
ＭＡコントローラ３２１から“Ｘ”番地のアドレス信号
ＡＤＲが出力され［第９図（ｂ）］、メモリリード信号
ＲＤが出力されて［第９図（ｄ）］、チャネル１セレク
ト信号Ｉ　ＳＥＬが出力される［第９図（ｈ）］。この
ケースは、第７図の表の下の段に該当し、ローカルメモ
リへのアクセスとなる。即ち、メモリリード信号ＲＤ及
びチャネル１セレクト信号Ｉ　ＳＥＬがアンドゲート４
５に入力し、オアゲート４７の出力が、オアゲート４３
及びアンドゲート４６を介してフリップフロップ４１に
入力する。これにより、ローカルメモリ起動信号ＬＭＳ
ＴＡＲＴがローカルメモリ制御回路３３１に入力する［
第９図（ｉ）］。

こうして、ＤＭＡコントローラ３２１によるローカルメ
モリ３３２のアクセスが実行される。

尚、ローカルメモリ制御回路３３１からは、ロウアドレ
スＲＡＳ、カラムアドレスＣＡＳ、書込みイネーブル信
号ＷＥ、ローカルメモリアクセス信号ＬＭＡ等が、ロー
カルメモリ３３２に対して入力する。これはダイナミッ
ク・アクセス・メモリ制御用の周知の信号である。

以上の結果、ＤＭＡコントローラ３２１によるローカル
メモリ３３２のリードサイクルが終了する。

次に、再びマイクロプロセッサ３１からアドレスラッチ
イネーブル信号ＡＬＥが出力すると、今度はＤＭＡコン
トローラ３２１から上位メモリアクセスのためのアドレ
ス信号が出力される［第９図（ａ）、（ｂ）］。更に、
ＤＭＡコントローラ３２１からは、先のリードサイクル
で保持されたデータが出力される［第９図（Ｃ）］。同
時にメモリライト信号ＷＲが出力される［第９図（ｅ）
］。このとき、チャネルｌセレクト信号１　ＳＥＬも出
力されている［第９図（ｈ）］。その結果、チャネル１
セレクト信号Ｉ　ＳＥＬとメモリリード信号ＷＲとがア
ンドゲート５５を介してオアゲート５４に入力し、上位
メモリ起動信号ＭＭＳＴＡＲＴが上位メモリアクセス制
御回路５１に入力する。

そして、上位メモリアクセス制御回路５１の出力する上
位アクセス制御信号ＭＡＣにより、アンドゲート５２が
開かれ、上位メモリライト信号ＭＭＷＲがインタフェー
ス３２３に出力される［第９図（ｊ）］。上位メモリア
クセスのための上位アドレス信号ＭＭＡＤＲの生成は、
先に説明した第４図の例と同様である。この結果、上位
メモリ２のライトサイクルが実行される。その後、ＤＭ
Ａリクエスト信号ＤＲＱＩが立ち下がる［第９図（ｆ）
］。

第８図に示したような回路によれば、第４図に示したよ
うなりＭＡコントローラのアドレス空間を制限するとい
った問題が生じない。即ち、ローカルメモリ３３２用と
してＤＭＡコントローラ３２１のアドレス空間を全て有
効に使用することができる。

ところが、第８図の回路から分かるように、ＤＭＡ転送
動作が行なわれていない場合に、マイクロプロセッサ３
１がローカルメモリ３３２をアクセスしようとするとき
、ローカルメモリ３３２の起動のためのローカルメモリ
起動信号ＬＭＳＴＡＲＴを、メモリリード／ライト信号
ＲＤ、ＷＲ及びマイクロプロセッサセレクト信号μＰＳ
ＥＬを使用し生成している。

しかしながら、マイクロプロセッサ３１に内蔵されたＤ
ＭＡコントローラ３２１から出力されるメモリリード／
ライト信号は、その出力タイミングが比較的遅い。従っ
て、マイクロプロセッサ３１によるメモリアクセス開始
のタイミングが遅れるという難点がある。特に、ＤＭＡ
コントローラ３２１とマイクロプロセッサ３１が、ＤＰ
ババス共有している場合、ＤＭＡコントローラ３２１が
長時間ＣＰババス占有することがないように、ＤＭＡコ
ントローラ３２１に対する動作命令の後、ＤＭＡコント
ローラ３２１が動作を開始するまで、一定時間その動作
開始を遅らせるインターバルタイマが設けられる。従っ
て、そのような場合には、更にローカルメモリのアクセ
ス時間が引伸されてしまう。従って、マイクロプロセッ
サ３１自体の処理能力が低下するという問題があった。

本発明は以上の点に着目してなされたもので、ローカル
メモリの容量の制限をすることなく、更にマイクロプロ
セッサによるローカルメモリのアクセスを高速に行なう
ことができるダイレクトメモリアクセス装置を提供する
ことを目的とするものである。

（課題を解決するための手段）本発明のダイレクトメモリアクセス装置は、ローカルメ
モリと上位メモリとの間でＤＭＡ転送制御を行なうＤＭ
Ａコントローラと、前記ＤＭＡコントローラの出力する
、データ転送方向識別信号と、メモリリード／ライト信
号とを受入れて、両信号の組合わせにより、前記ローカ
ルメモリのアクセス動作を起動するローカルメモリ起動
部と、前記ＤＭＡコントローラの出力する、データ転送
方向識別信号と、メモリリード／ライト信号とを受入れ
て、両信号の組合わせにより、前記ローカルメモリのア
クセス動作と排他的に前記上位メモリのアクセス動作を
起動する上位メモリ起動部と、前記ＤＭＡ転送が行なわ
れていないとき、前記ＤＭＡコントローラとバスを共用
するプロセッサが出力するアドレスラッチイネーブル信
号を受入れて、ローカルメモリのアクセス動作を起動す
るプロセッサメモリアクセス部とを備えたことを特徴と
するものである。

（作用）以上の装置は、データ転送方向識別信号とメモリリード
／ライト信号の組合わせによって、ローカルメモリのア
クセスか上位メモリのアクセスかを判定する。従って、
ＤＭＡコントローラの出力するアドレス信号をアクセス
先の判定に使用せず、アドレス空間を制限しない。

一方、プロセッサがローカルメモリをアクセスする場合
には、ＤＭＡコントローラの出力する信号を使用せず、
プロセッサが出力するアドレスラッチイネーブル信号を
、そのままローカルメモリ起動信号の出力に使用する。

その結果、ローカルメモリ起動信号は早いタイミングで
出力され、ローカルメモリの高速アクセスが可能になる
。

（実施例）以下、本発明を図の実施例を用いて詳細に説明する。

第１図は、本発明のダイレクトメモリアクセス装置の実
施例を示す要部ブロック図である。

図の装置は、バスインタフェース３２と、ローカルメモ
リ部３３及びローカルメモリ起動部４０、上位メモリ起
動部５０、プロセッサメモリアクセス部６０、インタフ
ェース３２３、加算回路３２４及びＭＥＭベースアドレ
スレジスタ３２５を備えている。

図のマイクロプロセッサ３１からは、アドレスラッチイ
ネーブル信号ＡＬＥが出力される。また、ＤＭＡコント
ローラ３２１には、ＤＭＡリクエスト信号ＤＲＱＩある
いはＤＲＱＯが入力し、データＤＡＴＡ、メモリリード
信号ＲＤ、メモリライト信号ＷＲ、マイクロプロセッサ
セレクト信号μＰＳＥＬ。

チャネルＯセレクト信号０３ＥＬ、チャネル１セレクト
信号Ｉ　ＳＥＬ　、アドレス信号ＡＤＲが、それぞれ出
力されるよう構成されている。

マイクロプロセッサ３１やＤＭＡコントローラ３２１の
構成は、既に第８図等で説明したものと同様である。こ
のＤＭＡコントローラ３２１は、例えば、インテル社製
８０１８６を使用する。ローカルメモリ部３３は、ロー
カルメモリ制御回路３３１及びローカルメモリ３３２と
から構成されている。

ローカルメモリ３３２は、ダイナミック・ランダム・ア
クセス・メモリから構成され、ローカルメモリ制御回路
３３１からロウアドレスＲＡＳ、カラムアドレスＣＡＳ
、ライトイネーブル信号ＷＥ。

ローカルメモリアクセス信号ＬＭＡ等を受入れて動作す
る回路である。

このローカルメモリ部３３の構成も、第８図に示したも
のと同様である。

尚、ローカルメモリ制御回路３３１には、ローカルメモ
リ起動信号ＬＭＳＴＡＲＴ及びメモリリード信号ＲＤ、
メモリライト信号ＷＲの他に、マイクロプロセッサ３１
からアドレスラッチ信号ＡＬＥが入力するよう結線され
ている。

加算回路３２４は、やはり第８図に示したものと同様に
、ＭＥＭベースアドレスレジスタ３２５から出力される
ベースアドレスＭＢＡと、ＤＭＡコントローラ３２１か
ら出力されるアドレス信号ＡＤＨとを加算して、上位メ
モリ２をアクセスするための上位アドレス信号ＭＭＡ　
Ｄ　Ｒを生成する回路である。

ローカルメモリ起動部４０は、２つのオアゲート４０１
．４０６と、３つのアンドゲート４０２．４０３．４０
４と、１つの多入力オアゲート４０５と、フリップフロ
ップ４１から構成されている。

オアゲート４０１には、メモリリード信号ＲＤとメモリ
ライト信号ＷＲとが入力する。アンドゲート４０２には
、オアゲート４０１の出力とマイクロプロセッサセレク
ト信号μＰＳＥＬとが入力する。アンドゲート４０３に
は、メモリライト信号ＷＲとチャネル０セレクト信号Ｏ
ＳＥＬが入力する。アンドゲート４０４には、メモリリ
ード信号ＲＤとチャネルｌセレクト信号Ｉ　ＳＥＬが入
力する。アンドゲート４０２．４０３．４０４の出力は
、多入力オアゲート４０５を介してオアゲート４０６に
入力する。オアゲート４０６には、プロセッサメモリア
クセス部６０の出力も入力し、オアゲート４０６の出力
がフリップフロップ４１に入力され、これがローカルメ
モリ起動信号ＬＭＳＴＡＲＴとして出力されるよう構成
されている。

上位メモリ起動部５０は、４つのアンドゲート５２．５
３，５５．５６と、１つのオアゲート５４と、上位メモ
リアクセス制御回路５１が設けられている。この上位メ
モリ起動部５０は、第８図に示した上位メモリ起動部５
０と、略同様の構成とされている。

即ち、アンドゲート５２，５３には、それぞれメモリラ
イト信号ＷＲ及びメモリリード信号ＲＤが入力し、それ
らの開閉制御を、上位メモリアクセス制御回路５１から
出力される上位アクセス制御信号ＭＡＣにより行なって
いる。また、アンドゲート５５には、メモリライト信号
ＷＲ及びチャネルｌセレクト信号Ｉ　ＳＥＬが入力し、
アンドゲート５６には、メモリリード信号ＲＤ及びチャ
ネル０セレクト信号ＯＳＥＬが入力する。そして、アン
ドゲート５５及びアンドゲート５６の出力は、オアゲー
ト５４を介して上位メモリ起動信号ＭＭＳＴＡＲＴとさ
れ、上位メモリアクセス制御回路５１に入力するよう結
線されている。

プロセッサメモリアクセス部６０は、１つのノアゲート
６１と１つのアンドゲート６２とから構成されている。

ノアゲート６１には、ＤＭＡリクエスト信号ＤＲＱＩ、
　ＤＲＱＯが入力し、ノアゲート６１の出力とマイクロ
プロセッサ３１の出力するアドレスラッチイネーブル信
号ＡＬＥが、アンドゲート６２に入力するよう結線され
ている。アンドゲート６２の出力は、ローカルメモリ起
動部４０のオアゲート４０６に入力するよう結線されて
いる。

この回路において、上位メモリ２の起動は上位メモリ起
動部５０の出力により行なわれる。即ち、上位メモリ起
動部５０のアンドゲート５２あるいは５３から、メモリ
リード信号ＲＤあるいはメモリライト信号ＷＲが出力さ
れると、上位メモリ２が起動される。アンドゲート５５
，５６は、上位メモリ２が起動される場合を第７図の論
理に基づいて決定している。即ち、第７図に示すように
、上位メモリ２からローカルメモリ３３２ヘデータが転
送される場合、メモリリード信号ＲＤが出力されたとき
、及びローカルメモリ３３２から上位メモリ２ヘデータ
が転送される場合に、メモリライト信号ＷＲが出力され
たとき、上位メモリ起動信号ＭＭＳＴＡＲＴが上位メモ
リアクセス制御回路５１に向は出力される。これにより
上位メモリが起動される。

一方、ローカルメモリ３３２の起動は次の場合に行なわ
れる。

先ず、ＤＭＡコントローラ３２１にＤＭＡリクエスト信
号ＤＲＱＩ及びＤＲＱＯが入力していない場合、ノアゲ
ート６１の出力によりアンドゲート６２は開放される。

その結果、マイクロプロセッサ３１から出力されるアド
レスラッチイネーブル信号ＡＬＥが、先ず、アンドゲー
ト６２とオアゲート４０６を介してフリップフロップ４
１に入力する。

これにより、ローカルメモリ起動信号ＬＭＳＴＡＲＴが
出力される。

一方、ＤＭＡコントローラ３２１にＤＭＡリクエスト信
号ＤＲＱＩあるいはＤＲＱＯが入力している場合、アン
ドゲート６２は閉じられ、アンドゲート４０３あるいは
アンドゲート４０４から、オアゲート４０５゜４０６を
介してローカルメモリスタートのための信号が入力され
る。

即ち、アンドゲート４０３．４０４は、先に説明した第
８図におけるローカルメモリ起動部４ｏのアンドゲート
４４，４５に該当し、第７図に示すように、ローカルメ
モリから上位メモリへの転送状態で、メモリリード信号
ＲＤが出力された場合と、上位メモリからローカルメモ
リへの転送動作で、メモリライト信号ＷＲが出力された
場合の何れかに、フリップフロップ４１をセットする構
成とされている。

以上の装置は次のように動作する。

第１Ｏ図は、本発明の装置の動作タイムチャートである
。

この実施例では、始めにプロセッサのバスサイクルが実
行され、次にＤＭＡコントローラ３２１が起動し、ロー
カルメモリからデータを読出すＤＭＡリードサイクルが
実行され、最後に上位メモリにデータを書込むＤＭＡラ
イトサイクルが実行される。

先ず始めに、ＤＭＡリクエスト信号がないとき、マイク
ロプロセッサ３１からアドレスラッチイネーブル信号Ａ
ＬＥが出力されると［第１０図（ａ）］　、先に説明し
たように、アドレスラッチイネーブル信号ＡＬＥが、プ
ロセッサメモリアクセス部１０のアンドゲート６２及び
ローカルメモリ起動部４０のオアゲート４０６を介して
、フリップフロップ４１に入力し、ローカルメモリ起動
信号ＬＭＳＴＡＲＴが出力される［第１０図（ｉ）］。

そして、メモリリード信号ＲＤ及びマイクロプロセッサ
セレクト信号μＰＳＥＬが出力される［第１０図（ａ）
、（ｇ）］。マイクロプロセッサ３１は、同時にアドレ
ス信号ＡＤＨを出力しており［第１０図（ｂ）］、ロー
カルメモリ３３２から所定のデータの読出しが行なわれ
る。このように、ＤＭＡコントローラ３２１が動作して
いない場合、マイクロプロセッサ３１はアドレスラッチ
イネーブル信号ＡＬＥにより、高速でローカルメモリ３
３２の起動をかけることができる。

次に、ＤＭＡコントローラ３２１に対しＤＭＡリクエス
ト信号ＤＲＱＩが出力されると［第１０図（ｆ）］、マ
イクロプロセッサ３１からアドレスラッチイネーブル信
号ＡＬＥが出力される［第１０図（ａ）］。そして、Ｄ
ＭＡコントローラ３２１からアドレス信号ＡＤＲが出力
され［第１０図（ｂ）］、更にメモリ読出し信号ＲＤと
チャネル１セレクト信号Ｉ　ＳＥＬが出力される。その
結果、先に説明した要領で、ローカルメモリスタート信
号ＬＭＳＴＡＲＴがフリップフロップ４１から出力され
［第１０図（ｉ）］、ローカルメモリ３３２のリードサ
イクルが実行される［第１０図（ｆ）］。このＤＭＡリ
ードサイクルにおいて、ローカルメモリ３３２から読出
されたデータＤＡＴＡは、ＤＭＡコントローラ３２１に
サンプリングされる［第１０図（Ｃ）］。

次に、ＤＭＡコントローラ３２１から上位メモリ２をア
クセスするためのアドレス信号ＡＤＨが出力され［第１
０図（ｂ）］、マイクロプロセッサ３１からアドレスラ
ッチイネーブル信号ＡＬＥが出力されると［第１０図（
ａ）］　、ＤＭＡコントローラ３２１から続いてメモリ
ライト信号ＷＲ及びチャネル１セレクト信号Ｉ　ＳＥＬ
が出力される［第１０図（ｅ）、（ｈ）］。

これらにより、先に説明した要領で、上位メモリ起動部
５０のオアゲート５４を介して、上位メモリアクセス制
御部５１に対し上位メモリ起動信号ＭＭＳＴＡＲＴが入
力する。その結果、インタフェース３２３には、上位メ
モリライト信号ＭＭＷＲが入力する［第１０図（ｊ）］
。こうして、ＤＭＡライトサイクルが実行される。ＤＭ
Ａライトサイクル終了後、ＤＭＡリクエスト信号ＤＲＱ
Ｉが立ち下がって、ＤＭＡ転送処理を完了する。

以上のように、本発明の装置においては、データ転送方
向を識別するチャネルセレクト信号ＯＳＥＬあるいはｌ
５ＥＬ、及びメモリリード／ライト信号ＲＤ、ＷＲの組
合わせによって、ローカルメモリ起動部４０あるいは上
位メモリ起動部５０を動作させるようにしたので、ＤＭ
Ａコントローラ３２１のアドレス空間を減少させること
なく、ローカルメモリ部３３の容量を増大できる。

尚、ＤＭＡコントローラ３２１が動作中であっても、マ
イクロプロセッサ３１がローカルメモリ３３２のアクセ
スを開始する場合には、マイクロプロセッサセレクト信
号μＰＳＥＬがアンドゲート４０２を開き、メモリリー
ド信号ＲＤあるいはメモリライト信号ＷＲがオアゲート
４０１．アンドゲート４０２゜オアゲート４０５及びオ
アゲート４０６を介してフリップフロップ４１に入力す
る。

従って、この場合にも、ローカルメモリを起動すること
ができる。

本発明は以上の実施例に限定されない。

プロセッサメモリアクセス部６０やローカルメモリ起動
部４０、上位メモリ起動部５０は、それぞれ同様の機能
を有する種々のゲート回路に置換えて差し支えない。

（発明の効果）以上説明した本発明のダイレクトメモリアクセス装置は
、プロセッサメモリアクセス部がマイクロプロセッサの
出力するアドレスラッチイネーブル信号を用いて、ロー
カルメモリのアクセス動作を起動するようにしたので、
従来、ＤＭＡコントローラを介してローカルメモリを起
動していた場合に比べて、ローカルメモリのアクセス制
御が高速化される。また、データ転送方向識別信号とメ
モリリード／ライト信号の組合わせにより、ローカルメ
モリ起動部か上位メモリ起動部かの何れか一方を動作さ
せるようにしたので、ＤＭＡコントローラのアドレス空
間を有効に使用することができる。

【図面の簡単な説明】

第１図は本発明のダイレクトメモリアクセス装置要部ブ
ロック図、第２図は従来一般の電子計算機システムブロ
ック図、第３図は従来一般の通信処理装置ブロック図、
第４図は従来のダイレクトメモリアクセス装置ブロック
図、第５図は従来のメモリ選択動作説明図、第６図は第
４図の装置の動作タイムチャート、第７図はデータ転送
方向とメモリリード／ライト信号の関係を示す説明図、
第８図は従来のダイレクトメモリアクセス装置のブロッ
ク図、第９図は第８図の装置の動作タイムチャート、第
１０図は本発明の装置の動作タイムチャートである。２・・・上位メモリ、４・・・内部バス、３１・・・マ
イクロプロセッサ、３２・・・バスインタフェース、３３・・・ローカルメモリ部、４０・・・ローカルメモリ起動部、５ｏ・・・上位メモリ起動部、６０・・・プロセッサメモリアクセス部、５１・・・上
位メモリアクセス制御回路、３２４・・・加算回路、３２５・・・ＭＥＭベースアドレスレジスタ、３３１・
・・ローカルメモリ制御回路、３３２・・・ローカルメ
モリ、ＯＳＥＬ、　Ｉ　ＳＥＬ・・・データ転送方向識別信号
、ＲＤ、ＷＲ・・・メモリリード／ライト信号。第２図従来つメモｙ選択動作説明図第５図第６図第７図

Claims

【特許請求の範囲】ローカルメモリと上位メモリとの間でＤＭＡ転送制御を
行なうＤＭＡコントローラと、前記ＤＭＡコントローラの出力する、データ転送方向識
別信号と、メモリリード／ライト信号とを受入れて、両
信号の組合わせにより、前記ローカルメモリのアクセス
動作を起動するローカルメモリ起動部と、前記ＤＭＡコントローラの出力する、データ転送方向識
別信号と、メモリリード／ライト信号とを受入れて、両
信号の組合わせにより、前記ローカルメモリのアクセス
動作と排他的に前記上位メモリのアクセス動作を起動す
る上位メモリ起動部と、前記ＤＭＡ転送が行なわれていないとき、前記ＤＭＡコ
ントローラとバスを共用するプロセッサが出力するアド
レスラッチイネーブル信号を受入れて、ローカルメモリ
のアクセス動作を起動するプロセッサメモリアクセス部
とを備えたことを特徴とするダイレクトメモリアクセス
装置。