JPH02260918A - Data output circuit - Google Patents

Abstract

PURPOSE:To realize a high speed action while the occurrence of noise owing to the switching of an output MOS transistor is controlled to a level which is the same as a conventional one by installing a negative feedback circuit and controlling the charge/discharge of the gate of the output MOS transistor by means of the speed of two steps. CONSTITUTION:When an internal data bus 7 changes to a '0' level, the output- side node N11 of an NAND gate 34 comes to a '1' level. Thus, PMOS 32 comes to an off state. Most of the initial charge of an output-side node N12 is executed by NMOS 41 of the negative feedback circuit 40. Since the NOR gate 42 detects the level and shifts the output level to the '0' level, NMOS 41 comes to the off state. Since the subsequent charge of the node N12 is executed by an NOR gate 35, NMOS 33 discharges the charge of a load capacity 22 at a degree that the occurrence of noise is prevented, and an output terminal 29 is set to the '0' level.

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体メモリ等の半導体集積回路に５おける
データ出力回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a data output circuit in a semiconductor integrated circuit such as a semiconductor memory.

（従来の技術） 一般に、半導体メモリなどの半導体集積回路からデータ
を出力する場合、大きな出力負荷を高速に充・放電させ
る必要がある。このようなとき、電源電圧■ＣＣと基準
接地電位ＶＳＳとにはそれぞれ電位変動、すなわちノイ
ズが発生することが知られている。そして通常の半導体
集積回路では、°ｏ”レベルのデータを出力する場合に
接地電位ＶＳＳに発生するオーバーシュートが、“１°
°レベルのデータを出力する場合に電源電圧ＶＣＣに発
生するアンダーシュート以上に大きくなることが知られ
ており、このようなノイズは半導体集積回路の誤動作を
ひき起こす原因になる。すなわち、接地電位ｖＳＳに発
生するオーバーシュートは、出力負荷の急速な放電に伴
う接地電位ＶＳＳへの放電電流の時間的な増加分ｄ　ｉ
　／　ｄ　ｔと、放電経路に寄生的に存在するインダク
タンス成分りどの積Ｌ−ｄｉ／ｄｔにより大半が占めら
れる。(Prior Art) Generally, when outputting data from a semiconductor integrated circuit such as a semiconductor memory, it is necessary to charge and discharge a large output load at high speed. In such a case, it is known that potential fluctuations, that is, noise, occur in the power supply voltage CC and the reference ground potential VSS, respectively. In a normal semiconductor integrated circuit, the overshoot that occurs in the ground potential VSS when outputting data at the °o level is "1°
It is known that the noise is larger than the undershoot that occurs in the power supply voltage VCC when outputting level data, and such noise causes malfunction of the semiconductor integrated circuit. In other words, the overshoot that occurs in the ground potential vSS is due to the temporal increase d i in the discharge current to the ground potential VSS due to the rapid discharge of the output load.
/dt and the product L-di/dt of an inductance component parasitically present in the discharge path.

従来、この種の技術としては、例えば特開昭６３−２３
４６２２号公報等に記載されるものがあった。以下、そ
の構成を図を用いて説明する。Conventionally, as this type of technology, for example, Japanese Patent Application Laid-Open No. 63-23
There were some that were described in Publication No. 4622, etc. The configuration will be explained below using figures.

第２図は、従来の半導体メモリの一構成例を示す概略の
ブロック図である。FIG. 2 is a schematic block diagram showing a configuration example of a conventional semiconductor memory.

この半導体メモリは、ダイナミックＲＡＭ　（以下、Ｄ
ＲＡＭという）であり、ＭＯＳトランジスタからなる多
数のメモリセルがマトリクス状に配列されたメモリセル
マトリクス１−１．１−２を備えている。あるメモリセ
ルの記憶データを読出す場合、アドレスが行デコーダ２
で解読され、その解読結果により、ワード線３−１．３
−２を介してメモリセルマトリクス１−１．１−２中の
行方向のメモリセルが選択される。行方向のメモリセル
のデータは、ビット線４−１．４−２を介してマルチプ
レクサ５−１．５−２で選択され、その選択されたデー
タがセンスアンプ６−１．６−２で増幅された後、内部
データバス７−１．７−２へ出力される。内部データバ
ス７−１．７−２上のデータは、出力イネーブル信号Ｏ
Ｅにより活性されるデータ出力回路８−４．８−２で駆
動され、出力端子９−１．９−２より出力される。This semiconductor memory is a dynamic RAM (hereinafter referred to as D
The memory cell matrix 1-1.1-2 has a large number of memory cells each composed of MOS transistors arranged in a matrix. When reading data stored in a certain memory cell, the address is row decoder 2.
The word line 3-1.3 is decoded by the decoding result.
-2, the memory cells in the row direction in the memory cell matrix 1-1.1-2 are selected. The data of the memory cells in the row direction is selected by the multiplexer 5-1.5-2 via the bit line 4-1.4-2, and the selected data is amplified by the sense amplifier 6-1.6-2. After that, it is output to the internal data bus 7-1.7-2. The data on internal data bus 7-1.7-2 is output via output enable signal O.
It is driven by the data output circuit 8-4.8-2 activated by E, and is output from the output terminal 9-1.9-2.

第３図は、第２図中のデータ出力回路８−１゜８−２の
一構成例を示す回路図である。FIG. 3 is a circuit diagram showing an example of the configuration of data output circuits 8-1 and 8-2 in FIG. 2.

このデータ出力回路８は、電源電圧■ＣＣが供給される
電源端子１０、及び基準の接地電位ＶＳＳが供給される
基準端子１１を備え、その電源端子１０と基準端子１１
の間には、パ１°゛レベル出力用のＮチャネル型ＭＯＳ
トランジスタ（以下、ＮＭＯ８という）１２及び“０パ
レベル出力用のＮＭＯ８１３が直列に接続されている。The data output circuit 8 includes a power supply terminal 10 to which a power supply voltage CC is supplied, and a reference terminal 11 to which a reference ground potential VSS is supplied.
In between, there is an N-channel MOS for outputting level 1°.
A transistor (hereinafter referred to as NMO8) 12 and an NMO813 for outputting a "0" level are connected in series.

相補的な内部データバス７．７と出力イネーブル信号Ｏ
Ｅとは、データ出力制御用の２人力ＡＮＤゲート１４．
１５の入力側に接続され、そのＡＮＤゲート１４．１５
の出力側ノードＮ１．Ｎ２がＮＭＯ８１２，１３のゲー
トにそれぞれ接続されている。Complementary internal data bus 7.7 and output enable signal O
E is a two-man power AND gate 14 for data output control.
15, and its AND gate 14.15
The output side node N1. N2 is connected to the gates of NMOs 812 and 13, respectively.

データ出力回路８内には、電源配線に寄生する抵抗成分
Ｒ１，Ｒ２が存在する。In the data output circuit 8, there are resistance components R1 and R2 that are parasitic to the power supply wiring.

また第３図には、データ出力回路８に電源電圧ＶＣＣを
供給する直流電源２０、直流電源２０の安定化容量２１
、及びデータ出力回路８で駆動される負荷容量２２が設
けられ、さらにデータ出力回路８の外部に、各配線に寄
生する抵抗成分Ｒ１０、Ｒ１１，Ｒ１２及びインダクタ
ンス成分Ｌ１０、Ｌｌｌ、Ｌ１２が存在する。FIG. 3 also shows a DC power supply 20 that supplies the power supply voltage VCC to the data output circuit 8, and a stabilizing capacitor 21 of the DC power supply 20.
, and a load capacitance 22 driven by the data output circuit 8. Furthermore, outside the data output circuit 8, there are resistance components R10, R11, R12 and inductance components L10, Lll, L12 parasitic to each wiring.

第４図（ａ）、（ｂ）は第３図の動作波形図であり、こ
の図を参照しつつ第３図の動作を説明する。4(a) and 4(b) are operation waveform diagrams of FIG. 3, and the operation of FIG. 3 will be explained with reference to these figures.

″゛００パレベルデータ力する場合、第４図（ａ）の実
線で示すように、内部データバス７゜７のうち、７が“
０″レベル、７が“１パレベルとなっており、その後出
カイネーブル信号ＯＥが“１″レベルに立上がることに
より、データ出力制御用の一方のＡＮＤゲート１５の出
力側ノードＮ２のみが“１′°レベルとなる。これによ
り、ＮＭＯ８１３がオンするので、出力端子９を介して
負荷容量２２が（ｌ　ＯＩＴレベルに放電される。When inputting ``00 level data, as shown by the solid line in Figure 4(a), 7 of the internal data buses 7゜7 is ``
0'' level, and 7 is at the ``1'' level.Then, as the output enable signal OE rises to the ``1'' level, only the output side node N2 of one AND gate 15 for data output control becomes ``1'' level. As a result, the NMO 813 is turned on, and the load capacitance 22 is discharged to the (l OIT level) via the output terminal 9.

前記負荷容量２２の放電動作において、ＮＭＯ８１３を
介して大きな放電電流Ｉｄが発生し、この電流経路に存
在する抵抗成分ＲＩＯ，Ｒ２，Ｒ１２及びインダクタン
ス成分ＬＩＯ，Ｌ１２により、・第４図（ｂ）の実線で
示すように、オーバーシュートが接地電位ＶＳＳに発生
する。接地電位■ＳＳにオーバーシュートが起こると、
電源電圧■ＣＣにも同様なオーバーシュートが発生する
。In the discharge operation of the load capacitor 22, a large discharge current Id is generated through the NMO 813, and due to the resistance components RIO, R2, R12 and the inductance components LIO, L12 existing in this current path, as shown in FIG. 4(b). As shown by the solid line, overshoot occurs at the ground potential VSS. When overshoot occurs in the ground potential ■SS,
A similar overshoot occurs in the power supply voltage CC.

このようなオーバーシュートは、第２図に示すような複
数の出力端子９−１．９−２を有する半導体メモリで、
全ての出力端子９−１．９−２から′“０′°レベルの
データを出力する場合に著しくなり、センスアンプ６−
１．６−２等の増幅回路が誤動作する可能性が極めて高
くなる。Such an overshoot occurs in a semiconductor memory having multiple output terminals 9-1, 9-2 as shown in FIG.
This becomes noticeable when outputting '0' level data from all output terminals 9-1, 9-2, and the sense amplifier 6-2
There is an extremely high possibility that an amplifier circuit such as 1.6-2 will malfunction.

第４図に示すように、“０′°レベル出力用のＮＭＯ８
１３は、出力端子１本につき１個が設けられる。このよ
うな場合、ＮＭＯ８１３のチャンネル幅を縮小するか、
もしくはＮＭＯ３１３のゲート駆動信号の立上がり速度
を遅くすることによってＮＭＯ８１３の電流駆動能力を
押え込めば、前記のオーバーシュートの発生を抑制でき
る。しかし、第４図（ｂ）中の破線で示すように、単純
にＮＭＯ８１３のゲート駆動信号の立上り速度を遅くし
た場合には、これに伴い出力端子９の信号波形の変化も
遅くなり、半導体メモリとしての高速性が損われること
になる。As shown in Figure 4, NMO8 for "0'° level output
One numeral 13 is provided for each output terminal. In such a case, reduce the channel width of NMO813 or
Alternatively, the occurrence of the above-mentioned overshoot can be suppressed by suppressing the current driving ability of the NMO 813 by slowing down the rising speed of the gate drive signal of the NMO 313. However, as shown by the broken line in FIG. 4(b), if the rising speed of the gate drive signal of the NMO 813 is simply slowed down, the change in the signal waveform of the output terminal 9 will also be slowed down, and the semiconductor memory As a result, the high speed performance will be impaired.

そこで、前記文献の技術では、ＮＭＯ８１３と並列に１
個または複数個のＭｏＳトランジスタを接続し、それら
のＭＯＳトランジスタの導通開始時刻を順次異ならせて
導通させることにより、接地電位ＶＳＳに発生するノイ
ズを時間的に分散させ、誤動作の発生を回避するように
している。Therefore, in the technique of the above-mentioned document, one
By connecting one or more MoS transistors and turning on the MOS transistors at different conduction start times, the noise generated at the ground potential VSS is temporally dispersed and malfunctions can be avoided. I have to.

（発明が解決しようとする課題） しかしながら、上記構成の回路では、出力側に複数個の
ＭＯＳトランジスタを設け、それらのＭＯＳトランジス
タの導通開始時刻を順次異ならせて導通するようにして
いるので、接地電位ｖＳＳに発生するノイズが時間的に
分散され、誤動作の発生が回避できるものの、ＮＭＯ８
１３に対するゲート駆動信号の立上がりが遅い。そのた
め、ＮＭＯ８１３がオンするまでの時間、つまりゲート
駆動信号の電位がＮＭＯ８１３の閾値電圧Ｖｔに到達す
る時間が長いため、データ読出し時間が遅いという問題
があり、ノイズの増大を抑えつつ、データの読出し速度
を速くすることが困難であった。(Problem to be Solved by the Invention) However, in the circuit with the above configuration, a plurality of MOS transistors are provided on the output side, and the MOS transistors are made conductive by sequentially varying the start times of conduction. Although the noise generated in the potential vSS is temporally dispersed and malfunctions can be avoided, NMO8
The rise of the gate drive signal for 13 is slow. Therefore, it takes a long time for the NMO 813 to turn on, that is, it takes a long time for the potential of the gate drive signal to reach the threshold voltage Vt of the NMO 813, so there is a problem that the data read time is slow. It was difficult to increase the speed.

本発明は前記従来技術が持っていた課題として、電源に
発生するノイズの増大を抑えつつ、データ出力時間の高
度化を図ることが困難な点について解決したデータ出力
回路を提供するものである。The present invention provides a data output circuit that solves the problem of the prior art, which is that it is difficult to improve the data output time while suppressing the increase in noise generated in the power supply.

（課題を解決するための手段） 前記課題を解決するために、第１の発明は、出力端子と
電源電位（電源電圧ＶＣＣまなは接地電位ＶＳＳ）との
間に接続された出力用ＭＯＳトランジスタと、入力に少
なくとも１つの制御信号が接続され前記出力用ＭＯＳト
ランジスタのゲートを充放電するゲート駆動手段とを備
えたデータ出力回路において、前記制御信号及び前記ゲ
ート駆動手段の出力に基づき前記ゲートに対して負帰還
をかけて前記ゲートを充放電する負帰還回路を、設けた
ものである。(Means for Solving the Problems) In order to solve the above problems, a first invention provides an output MOS transistor connected between an output terminal and a power supply potential (power supply voltage VCC or ground potential VSS). , a data output circuit comprising gate drive means to which at least one control signal is connected to an input and charges/discharges the gate of the output MOS transistor; A negative feedback circuit is provided which applies negative feedback to charge and discharge the gate.

第２の発明は、前記第１の発明において、前記ゲート駆
動手段は、ゲート回路で構成し、前記負帰還回路は、電
源電位と前記出力用ＭＯＳトランジスタのゲートとの間
に接続された充放電用ＭＯＳトランジスタと、前記ゲー
ト回路の出力及び前記制御信号を入力して前記充放電用
ＭＯＳトランジスタのゲートを駆動するゲート回路とで
、構成したものである。A second invention is based on the first invention, wherein the gate driving means is constituted by a gate circuit, and the negative feedback circuit is a charging/discharging circuit connected between a power supply potential and the gate of the output MOS transistor. MOS transistor for charging and discharging, and a gate circuit that inputs the output of the gate circuit and the control signal to drive the gate of the MOS transistor for charging and discharging.

（作用） 第１および第２の発明によれば、以上のようにデータ出
力回路を構成したので、負帰還回路は、例えばゲート駆
動手段の出力が“°０°゛レベル（または“１′°レベ
ル）の時には出力用ＭＯＳトランジスタのゲートを充電
（または放電）してそのゲートを閾値電圧、つまり放電
開始レベルへと急速に上昇（または下降）させ、その後
、オン状態となる。すると、ゲート駆動手段が引き続い
て出力用ＭＯＳトランジスタのゲートを上昇（または下
降）させてそれをオン状態にする。これにより、出力用
ＭＯＳトランジスタがオンするまでの時間が短縮され、
電源に生じるノイズが抑制されつつデータ出力が高速化
される。従って、前記課題を解決できるのである。(Function) According to the first and second aspects of the invention, since the data output circuit is configured as described above, the negative feedback circuit is configured such that, for example, the output of the gate driving means is at the "°0°" level (or "1'°" level). level), the gate of the output MOS transistor is charged (or discharged), and the gate is rapidly raised (or lowered) to the threshold voltage, that is, the discharge start level, and then it is turned on. Then, the gate driving means subsequently raises (or lowers) the gate of the output MOS transistor to turn it on. This shortens the time it takes for the output MOS transistor to turn on,
Data output is increased in speed while noise generated in the power supply is suppressed. Therefore, the above problem can be solved.

（実施例） 第１図は本発明の第１の実施例を示す０ＭＯ８構成のデ
ータ出力回路の回路図である。(Embodiment) FIG. 1 is a circuit diagram of a data output circuit of 0MO8 configuration showing a first embodiment of the present invention.

このデータ出力回路２８は、例えば従来の第２図のデー
タ出力回路８−１．８−２に設けられるもので、データ
出力用の出力端子２９．電源電圧ｖＣＣが供給される電
源端子３０、及び基準の接地電位ｖＳＳが供給される基
準端子３１を備えている。電源端子３０と出力端子２９
間には“１ルベル出力用のＰチャネル型ＭＯＳトランジ
スタ（以下、ＰＭＯ８という）３２が接続され、その出
力端子２つと基準端子３１間には“°０″レベル出力用
のＮＭＯ３３３が接続されている。制御信号である出力
イネーブル信号ｏＥと内部データバス７とは、ゲート駆
動手段である２人力ＮＡＮＤゲート３４の入力側に接続
され、そのＮＡＮＤゲ−ト３４の出力側ノードＮｉｌが
ＰＭＯ８３２のゲートに接続されている。内部データバ
ス７と逆相出力イネーブル信号σ「とは、ゲート駆動手
段である２人力ＮＯＲゲート３５の入力側に接続され、
そのＮＯＲゲート３５の出力側ノードＮ１２がＮＭＯＳ
３３のゲート及び負帰還回＃１４０に接続されている。This data output circuit 28 is provided, for example, in the conventional data output circuit 8-1.8-2 of FIG. 2, and is provided at output terminals 29. It includes a power supply terminal 30 to which a power supply voltage vCC is supplied, and a reference terminal 31 to which a reference ground potential vSS is supplied. Power terminal 30 and output terminal 29
A P-channel MOS transistor (hereinafter referred to as PMO8) 32 for "1 level output" is connected between them, and an NMO 333 for "°0" level output is connected between its two output terminals and the reference terminal 31. The output enable signal oE, which is a control signal, and the internal data bus 7 are connected to the input side of a two-man power NAND gate 34, which is a gate driving means, and the output side node Nil of the NAND gate 34 is connected to the gate of the PMO 832. The internal data bus 7 and the negative phase output enable signal σ' are connected to the input side of the two-man power NOR gate 35, which is the gate driving means.
The output side node N12 of the NOR gate 35 is an NMOS
33 and the negative feedback circuit #140.

負帰還回路４０は、ノードＮ１２に対する負帰還機能を
有し、ソースがノードＮ１２に、ドレインが電源電圧■
ＣＣにそれぞれ接続された充放電用のＮＭＯＳ４１と、
そのＮＭＯＳ４１のゲートを駆動する３人力ＮＯＲゲー
ト４２とで、構成されている。このＮＯＲゲート４２の
入力側には、内部データバス７、逆相出力イネーブル信
号すて及びノードＮ１２が接続されている。The negative feedback circuit 40 has a negative feedback function for the node N12, and has a source connected to the node N12 and a drain connected to the power supply voltage
NMOS41 for charging and discharging each connected to CC,
It is composed of a three-man power NOR gate 42 that drives the gate of the NMOS 41. The input side of this NOR gate 42 is connected to the internal data bus 7, a negative phase output enable signal, and a node N12.

このデータ出力回路２８内には、電源配線に寄生する抵
抗成分Ｒ２１，Ｒ２２が存在する０図示を一部省略した
が、データ出力回路２８の外部には、従来の第３図と同
様に、データ出力回路２８に電源電圧ＶＣＣを供給する
直流電源２０、直流電源２０の安定化容量２１、及びデ
ータ出力回路２８で駆動される負荷容量２２が設けられ
、さらに各配線に寄生する抵抗成分Ｒ：ＬＯ，Ｒ１１，
Ｒ１２及びインダクタンス成分ＬＩＯ，Ｌｌｌ、Ｌ１２
が存在している。Inside this data output circuit 28, there are resistance components R21 and R22 that are parasitic to the power supply wiring. Although some illustrations are omitted, outside the data output circuit 28, there are data A DC power supply 20 that supplies power supply voltage VCC to the output circuit 28, a stabilizing capacitor 21 of the DC power supply 20, and a load capacitor 22 driven by the data output circuit 28 are provided, and a resistance component R:LO parasitic to each wiring is provided. ,R11,
R12 and inductance components LIO, Lll, L12
exists.

第５図（ａ）、（ｂ）は第１図の動作波形図であり、こ
の図を参照しつつ第１図の動作を説明する。5(a) and 5(b) are operation waveform diagrams of FIG. 1, and the operation of FIG. 1 will be explained with reference to these figures.

第１図のデータ出力回路２８のうち、負帰還回路４０を
除く部分は、−船釣なＣＭＯ８構成のデータ出力回路で
あって、出力端子２９が“°１′ルベルから“０°ルベ
ルとなる時の動作を以下に簡単に説明する。The portion of the data output circuit 28 in FIG. 1 excluding the negative feedback circuit 40 is a data output circuit with a CMO8 configuration in which the output terminal 29 changes from "°1" level to "0° level". The operation will be briefly explained below.

まず、出力イネーブル信号ｏＥは゛１′°レベル、逆相
出カイネーブル信号丁よ１１０　ＩＴレベル、また内部
データバス７はパ１”レベルであるから、ＮＡＮＤゲー
ト３４の出力側ノードＮｉｌは“０パレベルでＰＭＯ３
３２がオフ状態、同様にＮＯＲゲート３５の出力側ノー
ドＮ１２も同じく“°ＯパレベルでＮＭＯＳ３３がオフ
状態なので、出力端子２９には“１″レベルが出力され
ている。この状態から内部データバス７が“０パレベル
に変化した時、ＮＡＮＤゲート３４の出力側ノードＮ１
１が′°１″レベルとなるため、ＰＭＯ８３２はオフ状
態となる。さらにＮＯＲゲート３５の出力側ノードＮ１
２は、“０″レベルから“１″レベルへと遷移して、Ｎ
ＭＯＳ３３をオフ状態からオン状態にする。このとき出
力側ノードＮ１２の電圧の立上がりスピードを速くする
と、従来例で説明したように、ＮＭＯＳ３３の放電電流
により、電源電圧■ＣＣ及び接地電位■ＳＳに電位振動
が発生するため、第５図（ａ＞の破線波形で示すように
、デバイスの許容範囲内に電位振動を抑える程度にゆる
やかにノードＮ１２の電圧を立上げなければならない。First, the output enable signal oE is at the ``1'' level, the negative phase output enable signal is at the 110 IT level, and the internal data bus 7 is at the ``1'' level, so the output node Nil of the NAND gate 34 is at the ``0'' level. So PMO3
Similarly, the output side node N12 of the NOR gate 35 is also at the "°O" level and the NMOS 33 is in the off state, so the "1" level is output to the output terminal 29. From this state, the internal data bus 7 changes to “0” level, the output side node N1 of the NAND gate 34
1 becomes the '°1'' level, the PMO 832 is turned off. Furthermore, the output side node N1 of the NOR gate 35
2 transitions from the “0” level to the “1” level and N
The MOS 33 is turned on from the off state. At this time, if the rising speed of the voltage at the output side node N12 is increased, potential oscillations will occur in the power supply voltage CC and the ground potential SS due to the discharge current of the NMOS 33, as explained in the conventional example, as shown in FIG. As shown by the broken line waveform of a>, the voltage at the node N12 must be raised slowly enough to suppress potential fluctuations within the allowable range of the device.

このようにしてオン状態となったＮＭＯＳ３３により、
出力端子２９の電圧は“０°゛レベルとなる。なお、こ
の場合のノードＮ１２及びデータ出力の信号波形は、従
来例（第４図（ａ＞の破線波形）と同じとした。With the NMOS33 turned on in this way,
The voltage at the output terminal 29 is at the "0°" level. In this case, the signal waveforms of the node N12 and the data output are the same as in the conventional example (broken line waveform in FIG. 4(a)).

本実施例は、以上のような通常の出力回路に、負帰還回
路４０を付加したものである。この負帰還回路４０にお
いて、逆相出力イネーブル信号で「と内部データバス７
が０”レベルの場合、ノードＮ１２が“０′°レベルの
時はＮＯＲゲート４２の出力が“１ルベルとなってＮＭ
ＯＳ４１がオンし、ノードＮ１２を“１′°レベルへと
上昇させる。逆にノードＮ１２が“１″レベルの時は、
ＮＯＲゲート４２の出力が“０″レベルとなり、ＮＭＯ
Ｓ４１はオフ状態となる。なお、負帰還回路４０により
ノードＮ１２のレベルをどれ程まで上昇させるかは、Ｎ
ＯＲゲート４２のノードＮ１２をゲート入力とするＰＭ
Ｏ３とＮＭＯ３のコンダクタンス比で決まる。例えば、
その境界電圧をＮＭＯ８）ランジスタの閾値電圧Ｖｔｎ
にするためには、前記ＰＭＯ８に対して前記ＮＭＯ８の
コンダクタンスを十分に大きくしておけばよい。In this embodiment, a negative feedback circuit 40 is added to the normal output circuit as described above. In this negative feedback circuit 40, the internal data bus 7 is
is at the "0" level, and when the node N12 is at the "0'° level, the output of the NOR gate 42 becomes "1 level" and becomes NM.
The OS41 turns on and raises the node N12 to the "1'° level. Conversely, when the node N12 is at the "1" level,
The output of the NOR gate 42 becomes “0” level, and the NMO
S41 is turned off. Note that how much the level of node N12 is raised by the negative feedback circuit 40 depends on N.
PM whose gate input is node N12 of OR gate 42
It is determined by the conductance ratio of O3 and NMO3. for example,
The boundary voltage is NMO8) The transistor threshold voltage Vtn
In order to achieve this, the conductance of the NMO8 should be made sufficiently larger than that of the PMO8.

次に、負帰還回路４０を加えた第１図の０′。Next, the negative feedback circuit 40 is added to 0' in FIG.

レベル出力時の動作を説明する。The operation during level output will be explained.

最初、出力イネーブル信号ＯＥは“１″レベル、逆相出
力イネーブル信号「はＩＩ　ＯＩＩレベル、内部データ
バス７は“１パレベルである。ＮＡＮＤゲート３４の出
力１則ノードＮｉｌは“０′ルベルとなり、ＰＭＯ８３
２がオフ状態、ＮＯＲゲート４２の出力は“０°゛レベ
ルでＮＭＯ８４１がオフ状態のため、ＮＭＯ８３３のゲ
ート側ノードＮ１２のレベルはＮＯＲゲート３５で決ま
り、ＩＩ　ＯＩ＋レベル、つまりオフ状態である。これ
により、出力端子２９にはＩＩ　Ｉ　ＩＩレベルが出力
されている。Initially, the output enable signal OE is at the "1" level, the anti-phase output enable signal "IIOII" level, and the internal data bus 7 is at the "1" level. The output one-law node Nil of the NAND gate 34 becomes “0” level, and the PMO83
2 is in the off state, the output of the NOR gate 42 is at the "0°" level and the NMO 841 is in the off state, so the level of the gate side node N12 of the NMO 833 is determined by the NOR gate 35 and is at the II OI+ level, that is, in the off state. As a result, the output terminal 29 outputs the II II level.

この状態から内部データバス７が０”レベルに変化した
時、ＮＡＮＤゲート３４の出力側ノードＮｉｌが“１”
レベルとなるため、ＰＭＯ３３２はオフ状態となる。When the internal data bus 7 changes to the 0" level from this state, the output node Nil of the NAND gate 34 becomes "1".
level, so the PMO 332 is turned off.

一方、入力信号が全てｌｌｏ”°レベルとなったＮＯＲ
ゲート３５．４２の出力信号は、″°０″レベルから同
時に上昇を開始する。ところが、ＮＯＲゲート３５の負
荷容量となるＮＭＯ８３３のゲート容量が大きいことに
加えて、ＮＯＲゲート３５の駆動能力をノイズ対策とし
て小さくしていること、及びＮＭＯ３４１のゲート・ソ
ース間容量のブースト効果によりＮＯＲゲート４２の出
力側ノードは急速に上昇するため、出力側ノードＮ１２
の初期充電は大部分がＮＭＯ３４１によって行われる。On the other hand, NOR in which all input signals are at llo”° level
The output signals of gates 35, 42 simultaneously start rising from the "°0" level. However, in addition to the large gate capacitance of NMO833, which serves as the load capacitance of NOR gate 35, the drive capability of NOR gate 35 is made small as a noise countermeasure, and the boost effect of the gate-source capacitance of NOR gate 341 causes NOR Since the output side node of the gate 42 rises rapidly, the output side node N12
Most of the initial charging is performed by the NMO 341.

このようにして、ノードＮ１２のレベルが急速に閾値電
圧Ｖｔｎまで上昇すると、ＮＯＲゲート４２は今度はそ
のレベルを検出してその出力レベルを゛Ｏパレベルへと
移行させるため、ＮＭＯ８４１がオフ状態となる。その
後のノードＮ１２の充電はＮＯＲゲート３５が行うため
、ＮＭＯ８３３はノイズを発生しない程度にゆっくりと
負荷容量２２の電荷を放電し、出力端子′２９を“０′
。In this way, when the level of the node N12 rapidly rises to the threshold voltage Vtn, the NOR gate 42 detects this level and shifts its output level to the OP level, so that the NMO 841 is turned off. . Since the NOR gate 35 charges the node N12 thereafter, the NMO 833 discharges the charge of the load capacitor 22 slowly to the extent that it does not generate noise, and sets the output terminal '29 to "0".
.

レベルにする。以上の動作のうち、ノードＮ１２と２９
の波形が第５図（ａ）に、またこのときの電源電圧■Ｃ
Ｃと接地電位ＶＳＳの波形が第５図（ｂ）の実線で示さ
れている。第５図（ｂ）の波形は、従来例での電源電圧
ＶＣＣと接地電位ＶＳＳであり、本実施例ではこれら従
来例における電源の電位振動をそのまま時間軸にそって
負方向にシフトさせた形となる。すなわち、ノイズの発
生を従来と同レベルに抑えながら、高速動作が可能とな
る。level. Among the above operations, nodes N12 and 29
The waveform of is shown in Figure 5(a), and the power supply voltage ■C at this time
The waveforms of C and the ground potential VSS are shown by solid lines in FIG. 5(b). The waveforms in FIG. 5(b) are the power supply voltage VCC and the ground potential VSS in the conventional example, and in this embodiment, the waveforms are obtained by shifting the potential fluctuations of the power supply in the conventional example in the negative direction along the time axis. becomes. In other words, high-speed operation is possible while suppressing noise generation to the same level as in the past.

また、本発明は“１″レベルのデータ出力を高速にする
手段としても容易に適用でき、その実施例を第６図、第
７図に示す。Furthermore, the present invention can be easily applied as a means for increasing the speed of data output at the "1" level, and an embodiment thereof is shown in FIGS. 6 and 7.

第６図は、第２の実施例を示すデータ出力回路の要部回
路図である。このデータ出力回路において、内部データ
バス７及び逆相出力イネーブル信号σ「を内力とするＮ
ＯＲゲート３４Ａの出力側ノードＮＩＩＡは、電源電圧
ＶＣＣと出力端子２９にドレイン・ソースをそれぞれ接
続されたＮＭＯ８３２Ａのゲートに入力される。電源電
圧ｖｃＣと出力１則ノードＮ１１Ａにドレイン・ソース
がそれぞれ接続されたＮＭＯ８４１のゲートには、内部
データバス７、逆相出力イネーブル信号σ−及び出力側
ノードＮＩＩＡを入力とするＮＯＲゲート４２の出力が
入力される。なお、出力端子２９には、例えば第１図の
ＮＭＯ３３３が接続されている。FIG. 6 is a circuit diagram of a main part of a data output circuit showing a second embodiment. In this data output circuit, an N
The output node NIIA of the OR gate 34A is input to the gate of an NMO 832A whose drain and source are connected to the power supply voltage VCC and the output terminal 29, respectively. The gate of the NMO 841, whose drain and source are connected to the power supply voltage vcC and the output first-order node N11A, respectively, receives the output of the NOR gate 42 which receives the internal data bus 7, the negative phase output enable signal σ-, and the output side node NIIA. is input. Note that, for example, the NMO 333 in FIG. 1 is connected to the output terminal 29.

この第２の実施例の動作は、第１の実施例の動作と同様
であり、逆相出力イネーブル信号で「及び内部データバ
ス７がともに“０″レベルとなった時、ＮＯＲゲート４
２とＮＭＯ８４１によりＮＭＯ８３２Ａの閾値電圧Ｖｔ
ｎまで出力側ノードＮＩＩＡのレベルを急速に立上げ、
その後、ＮＯＲゲート３４Ａによりゆっくりと充電する
。これにより、ＮＭＯ８３２Ａの充電電流による電源電
圧ＶＣＣの電位振動を、従来と同レベルに抑えながら、
高速な“１″読出しが可能となる。The operation of the second embodiment is similar to that of the first embodiment, and when the negative phase output enable signal and the internal data bus 7 both reach the "0" level, the NOR gate 4
2 and NMO841, the threshold voltage Vt of NMO832A
Rapidly raise the level of output side node NIIA to n,
Thereafter, the battery is slowly charged by the NOR gate 34A. As a result, while suppressing the potential fluctuation of the power supply voltage VCC due to the charging current of the NMO832A to the same level as before,
High-speed "1" reading becomes possible.

第７図は、第３の実施例を示すデータ出力回路の要部回
路図であり、“１′′出力用のトランジスタがＰＭＯ８
３２である場合の例が示されている。FIG. 7 is a circuit diagram of the main part of the data output circuit showing the third embodiment, in which the "1" output transistor is PMO8.
32 is shown.

内部データバス７及び出力イネーブル信号ＯＥを入力と
するＮＡＮＤゲート３４の出力側ノードＮ１１は、電源
電圧■ＣＣと出力端子２９にドレイン・ソースをそれぞ
れ接続されたＰＭＯ８３２のゲートに接続されている。The output node N11 of the NAND gate 34, which receives the internal data bus 7 and the output enable signal OE, is connected to the gate of a PMO 832 whose drain and source are connected to the power supply voltage CC and the output terminal 29, respectively.

出力側ノードＮｉｌは、ＮＭＯ３４１及びＡＮＤＮＯゲ
ート４２らなる負帰還回路４ＯＡに接続されている。出
力側ノードＮｉｌと接地電位ＶＳＳにドレイン・ソース
がそれぞれ接続されたＮＭＯ８４１のゲートは、内部デ
ータバス７、出力イネーブル信号ＯＥ及び出力側ノード
Ｎｉｌを入力とするＡＮＤゲート４２Ａの出力に接続さ
れている。なお、出力端子２つには、他の出力用トラン
ジスタが接続されている。The output side node Nil is connected to a negative feedback circuit 4OA made up of an NMO 341 and an ANDNO gate 42. The gate of the NMO 841, whose drain and source are respectively connected to the output node Nil and the ground potential VSS, is connected to the output of an AND gate 42A whose inputs are the internal data bus 7, the output enable signal OE, and the output node Nil. . Note that other output transistors are connected to the two output terminals.

この第３の実施例の動作を説明すると、出力イネーブル
信号ＯＥ及び内部データバス７がともにＩＩ　Ｉ　ＩＩ
レベルとなった時、ＡＮＤゲート４２ＡとＮＭＯ８４１
により、出力側ノードＮｉｌのレベルを所定の電圧まで
急速に立下げ、前記所定の電圧を検知してＡＮＤゲート
４２ＡがＮＭＯ８４１をオフ状態にした後は、ＮＡＮＤ
ゲート３４により、出力（則ノードＮｉｌのレベルをゆ
っくりと立下げる。このように本発明は、“１パ出力用
のトランジスタがＰＭＯ８３２であっても、極性反転に
より適用可能である。To explain the operation of this third embodiment, both the output enable signal OE and the internal data bus 7 are
When the level is reached, AND gate 42A and NMO841
As a result, the level of the output side node Nil is rapidly lowered to a predetermined voltage, and after the AND gate 42A turns off the NMO 841 by detecting the predetermined voltage, the NAND
The level of the output (regular node Nil) is slowly lowered by the gate 34. In this way, the present invention can be applied by polarity inversion even if the transistor for the 1P output is the PMO832.

なお、本発明は図示の実施例に限定されず、種々の変形
が可能である。例えば第１図の出力用ＮＭＯ８３３を、
前記文献のように複数個並列に接続し、それらの導通開
始時刻を順次具ならせて導通させるようにすれば、ノイ
ズを低減させつつ、データ読出し速度の高速化が図れる
。Note that the present invention is not limited to the illustrated embodiment, and various modifications are possible. For example, the output NMO833 in Figure 1,
As in the above-mentioned document, by connecting a plurality of devices in parallel and making them conductive by adjusting their conduction start times in sequence, the data read speed can be increased while reducing noise.

（発明の効果） 以上詳細に説明したように、第１および第２の発明によ
れば、負帰還回路を設けて出力用ＭＯＳトランジスタの
ゲートの充放電を２段階のスピードで制御するようにし
たので、出力用ＭｏＳトランジスタのスイッチングによ
るノイズの発生を従来と同じレベルに抑えながら、高速
動作が実現できる。その上、この発明は、出力用ＭＯＳ
トランジスタのゲートを独立に駆動する種々の出力回路
に適用可能である。(Effects of the Invention) As described above in detail, according to the first and second inventions, a negative feedback circuit is provided to control charging and discharging of the gate of the output MOS transistor at two speeds. Therefore, high-speed operation can be achieved while suppressing noise generation due to switching of the output MoS transistor to the same level as in the past. Moreover, this invention provides an output MOS
It is applicable to various output circuits that independently drive the gates of transistors.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の第１の実施例を示すデータ出力回路の
回路図、第２は従来の半導体メモリの構成ブロック図、
第３図は第２図中のデータ出力回路の回路図、第４図（
ａ）、（ｂ）は第３図の動作波形図、第５図（ａ）、（
ｂ）は第１図の動作波形図、第６図及び第７図は本発明
の第２．第３の実施例を示すデータ出力回路の要部回路
図である。 ２８・・・・・・データ出力回路、２９・・・・・・出
力端子、３２・・・・・・出力用ＰＭＯ８，３２Ａ、３
３・・・・・・出力用ＮＭＯ８，３４・・・・・・ＮＡ
ＮＤゲート、３４Ａ。 ３５・・・・・・ＮＯＲゲート、４０．４０Ａ・・・・
・・負帰還回路、４１・・・・・・ＮＭＯ８，４２・・
・・・・ＮＯＲゲート、４２Ａ・・・・・・ＡＮＤゲー
ト、ＯＥ・・・・・・出力イネーブル信号、σ「・・・
・・・逆相出力イネーブル信号、ＶＣＣ・・・・・・電
源電圧、ＶＳＳ・・・・・・接地電位。FIG. 1 is a circuit diagram of a data output circuit showing a first embodiment of the present invention, and FIG. 2 is a configuration block diagram of a conventional semiconductor memory.
Figure 3 is a circuit diagram of the data output circuit in Figure 2, and Figure 4 (
a) and (b) are the operation waveform diagrams in Fig. 3, and Fig. 5 (a) and (
b) is the operation waveform diagram of FIG. 1, and FIGS. 6 and 7 are the operation waveform diagrams of FIG. 2 of the present invention. FIG. 7 is a circuit diagram of a main part of a data output circuit showing a third embodiment. 28... Data output circuit, 29... Output terminal, 32... Output PMO8, 32A, 3
3...NMO8, 34...NA for output
ND gate, 34A. 35...NOR gate, 40.40A...
...Negative feedback circuit, 41...NMO8, 42...
...NOR gate, 42A...AND gate, OE...Output enable signal, σ"...
...Negative phase output enable signal, VCC...Power supply voltage, VSS...Ground potential.

Claims (1)

【特許請求の範囲】 １、出力端子と電源電位との間に接続された出力用ＭＯ
Ｓトランジスタと、入力に少なくとも１つの制御信号が
接続され前記出力用ＭＯＳトランジスタのゲートを充放
電するゲート駆動手段とを備えたデータ出力回路におい
て、 前記制御信号及び前記ゲート駆動手段の出力に基づき、
前記ゲートに対して負帰還をかけて前記ゲートを充放電
する負帰還回路を、設けたことを特徴とするデータ出力
回路。 ２、請求項１記載のデータ出力回路において、前記ゲー
ト駆動手段は、ゲート回路で構成し、前記負帰還回路は
、電源電位と前記出力用ＭＯＳトランジスタのゲートと
の間に接続された充放電用ＭＯＳトランジスタと、前記
ゲート回路の出力及び前記制御信号を入力して前記充放
電用ＭＯＳトランジスタのゲートを駆動するゲート回路
とで、構成したデータ出力回路。[Claims] 1. Output MO connected between the output terminal and the power supply potential
In a data output circuit comprising an S transistor and a gate drive means to which at least one control signal is connected to an input and charges and discharges a gate of the output MOS transistor, based on the control signal and the output of the gate drive means,
A data output circuit comprising: a negative feedback circuit that applies negative feedback to the gate to charge and discharge the gate. 2. In the data output circuit according to claim 1, the gate driving means is constituted by a gate circuit, and the negative feedback circuit is a charging/discharging MOS transistor connected between a power supply potential and the gate of the output MOS transistor. A data output circuit configured of a MOS transistor and a gate circuit that inputs the output of the gate circuit and the control signal to drive the gate of the charging/discharging MOS transistor.