JPH02260918A - Data output circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、半導体メモリ等の半導体集積回路に5おける
データ出力回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a data output circuit in a semiconductor integrated circuit such as a semiconductor memory.
(従来の技術)
一般に、半導体メモリなどの半導体集積回路からデータ
を出力する場合、大きな出力負荷を高速に充・放電させ
る必要がある。このようなとき、電源電圧■CCと基準
接地電位VSSとにはそれぞれ電位変動、すなわちノイ
ズが発生することが知られている。そして通常の半導体
集積回路では、°o”レベルのデータを出力する場合に
接地電位VSSに発生するオーバーシュートが、“1°
°レベルのデータを出力する場合に電源電圧VCCに発
生するアンダーシュート以上に大きくなることが知られ
ており、このようなノイズは半導体集積回路の誤動作を
ひき起こす原因になる。すなわち、接地電位vSSに発
生するオーバーシュートは、出力負荷の急速な放電に伴
う接地電位VSSへの放電電流の時間的な増加分d i
/ d tと、放電経路に寄生的に存在するインダク
タンス成分りどの積L−di/dtにより大半が占めら
れる。(Prior Art) Generally, when outputting data from a semiconductor integrated circuit such as a semiconductor memory, it is necessary to charge and discharge a large output load at high speed. In such a case, it is known that potential fluctuations, that is, noise, occur in the power supply voltage CC and the reference ground potential VSS, respectively. In a normal semiconductor integrated circuit, the overshoot that occurs in the ground potential VSS when outputting data at the °o level is "1°
It is known that the noise is larger than the undershoot that occurs in the power supply voltage VCC when outputting level data, and such noise causes malfunction of the semiconductor integrated circuit. In other words, the overshoot that occurs in the ground potential vSS is due to the temporal increase d i in the discharge current to the ground potential VSS due to the rapid discharge of the output load.
/dt and the product L-di/dt of an inductance component parasitically present in the discharge path.
従来、この種の技術としては、例えば特開昭63−23
4622号公報等に記載されるものがあった。以下、そ
の構成を図を用いて説明する。Conventionally, as this type of technology, for example, Japanese Patent Application Laid-Open No. 63-23
There were some that were described in Publication No. 4622, etc. The configuration will be explained below using figures.
第2図は、従来の半導体メモリの一構成例を示す概略の
ブロック図である。FIG. 2 is a schematic block diagram showing a configuration example of a conventional semiconductor memory.
この半導体メモリは、ダイナミックRAM (以下、D
RAMという)であり、MOSトランジスタからなる多
数のメモリセルがマトリクス状に配列されたメモリセル
マトリクス1−1.1−2を備えている。あるメモリセ
ルの記憶データを読出す場合、アドレスが行デコーダ2
で解読され、その解読結果により、ワード線3−1.3
−2を介してメモリセルマトリクス1−1.1−2中の
行方向のメモリセルが選択される。行方向のメモリセル
のデータは、ビット線4−1.4−2を介してマルチプ
レクサ5−1.5−2で選択され、その選択されたデー
タがセンスアンプ6−1.6−2で増幅された後、内部
データバス7−1.7−2へ出力される。内部データバ
ス7−1.7−2上のデータは、出力イネーブル信号O
Eにより活性されるデータ出力回路8−4.8−2で駆
動され、出力端子9−1.9−2より出力される。This semiconductor memory is a dynamic RAM (hereinafter referred to as D
The memory cell matrix 1-1.1-2 has a large number of memory cells each composed of MOS transistors arranged in a matrix. When reading data stored in a certain memory cell, the address is row decoder 2.
The word line 3-1.3 is decoded by the decoding result.
-2, the memory cells in the row direction in the memory cell matrix 1-1.1-2 are selected. The data of the memory cells in the row direction is selected by the multiplexer 5-1.5-2 via the bit line 4-1.4-2, and the selected data is amplified by the sense amplifier 6-1.6-2. After that, it is output to the internal data bus 7-1.7-2. The data on internal data bus 7-1.7-2 is output via output enable signal O.
It is driven by the data output circuit 8-4.8-2 activated by E, and is output from the output terminal 9-1.9-2.
第3図は、第2図中のデータ出力回路8−1゜8−2の
一構成例を示す回路図である。FIG. 3 is a circuit diagram showing an example of the configuration of data output circuits 8-1 and 8-2 in FIG. 2.
このデータ出力回路8は、電源電圧■CCが供給される
電源端子10、及び基準の接地電位VSSが供給される
基準端子11を備え、その電源端子10と基準端子11
の間には、パ1°゛レベル出力用のNチャネル型MOS
トランジスタ(以下、NMO8という)12及び“0パ
レベル出力用のNMO813が直列に接続されている。The data output circuit 8 includes a power supply terminal 10 to which a power supply voltage CC is supplied, and a reference terminal 11 to which a reference ground potential VSS is supplied.
In between, there is an N-channel MOS for outputting level 1°.
A transistor (hereinafter referred to as NMO8) 12 and an NMO813 for outputting a "0" level are connected in series.
相補的な内部データバス7.7と出力イネーブル信号O
Eとは、データ出力制御用の2人力ANDゲート14.
15の入力側に接続され、そのANDゲート14.15
の出力側ノードN1.N2がNMO812,13のゲー
トにそれぞれ接続されている。Complementary internal data bus 7.7 and output enable signal O
E is a two-man power AND gate 14 for data output control.
15, and its AND gate 14.15
The output side node N1. N2 is connected to the gates of NMOs 812 and 13, respectively.
データ出力回路8内には、電源配線に寄生する抵抗成分
R1,R2が存在する。In the data output circuit 8, there are resistance components R1 and R2 that are parasitic to the power supply wiring.
また第3図には、データ出力回路8に電源電圧VCCを
供給する直流電源20、直流電源20の安定化容量21
、及びデータ出力回路8で駆動される負荷容量22が設
けられ、さらにデータ出力回路8の外部に、各配線に寄
生する抵抗成分R10、R11,R12及びインダクタ
ンス成分L10、Lll、L12が存在する。FIG. 3 also shows a DC power supply 20 that supplies the power supply voltage VCC to the data output circuit 8, and a stabilizing capacitor 21 of the DC power supply 20.
, and a load capacitance 22 driven by the data output circuit 8. Furthermore, outside the data output circuit 8, there are resistance components R10, R11, R12 and inductance components L10, Lll, L12 parasitic to each wiring.
第4図(a)、(b)は第3図の動作波形図であり、こ
の図を参照しつつ第3図の動作を説明する。4(a) and 4(b) are operation waveform diagrams of FIG. 3, and the operation of FIG. 3 will be explained with reference to these figures.
″゛00パレベルデータ力する場合、第4図(a)の実
線で示すように、内部データバス7゜7のうち、7が“
0″レベル、7が“1パレベルとなっており、その後出
カイネーブル信号OEが“1″レベルに立上がることに
より、データ出力制御用の一方のANDゲート15の出
力側ノードN2のみが“1′°レベルとなる。これによ
り、NMO813がオンするので、出力端子9を介して
負荷容量22が(l OITレベルに放電される。When inputting ``00 level data, as shown by the solid line in Figure 4(a), 7 of the internal data buses 7゜7 is ``
0'' level, and 7 is at the ``1'' level.Then, as the output enable signal OE rises to the ``1'' level, only the output side node N2 of one AND gate 15 for data output control becomes ``1'' level. As a result, the NMO 813 is turned on, and the load capacitance 22 is discharged to the (l OIT level) via the output terminal 9.
前記負荷容量22の放電動作において、NMO813を
介して大きな放電電流Idが発生し、この電流経路に存
在する抵抗成分RIO,R2,R12及びインダクタン
ス成分LIO,L12により、・第4図(b)の実線で
示すように、オーバーシュートが接地電位VSSに発生
する。接地電位■SSにオーバーシュートが起こると、
電源電圧■CCにも同様なオーバーシュートが発生する
。In the discharge operation of the load capacitor 22, a large discharge current Id is generated through the NMO 813, and due to the resistance components RIO, R2, R12 and the inductance components LIO, L12 existing in this current path, as shown in FIG. 4(b). As shown by the solid line, overshoot occurs at the ground potential VSS. When overshoot occurs in the ground potential ■SS,
A similar overshoot occurs in the power supply voltage CC.
このようなオーバーシュートは、第2図に示すような複
数の出力端子9−1.9−2を有する半導体メモリで、
全ての出力端子9−1.9−2から′“0′°レベルの
データを出力する場合に著しくなり、センスアンプ6−
1.6−2等の増幅回路が誤動作する可能性が極めて高
くなる。Such an overshoot occurs in a semiconductor memory having multiple output terminals 9-1, 9-2 as shown in FIG.
This becomes noticeable when outputting '0' level data from all output terminals 9-1, 9-2, and the sense amplifier 6-2
There is an extremely high possibility that an amplifier circuit such as 1.6-2 will malfunction.
第4図に示すように、“0′°レベル出力用のNMO8
13は、出力端子1本につき1個が設けられる。このよ
うな場合、NMO813のチャンネル幅を縮小するか、
もしくはNMO313のゲート駆動信号の立上がり速度
を遅くすることによってNMO813の電流駆動能力を
押え込めば、前記のオーバーシュートの発生を抑制でき
る。しかし、第4図(b)中の破線で示すように、単純
にNMO813のゲート駆動信号の立上り速度を遅くし
た場合には、これに伴い出力端子9の信号波形の変化も
遅くなり、半導体メモリとしての高速性が損われること
になる。As shown in Figure 4, NMO8 for "0'° level output
One numeral 13 is provided for each output terminal. In such a case, reduce the channel width of NMO813 or
Alternatively, the occurrence of the above-mentioned overshoot can be suppressed by suppressing the current driving ability of the NMO 813 by slowing down the rising speed of the gate drive signal of the NMO 313. However, as shown by the broken line in FIG. 4(b), if the rising speed of the gate drive signal of the NMO 813 is simply slowed down, the change in the signal waveform of the output terminal 9 will also be slowed down, and the semiconductor memory As a result, the high speed performance will be impaired.
そこで、前記文献の技術では、NMO813と並列に1
個または複数個のMoSトランジスタを接続し、それら
のMOSトランジスタの導通開始時刻を順次異ならせて
導通させることにより、接地電位VSSに発生するノイ
ズを時間的に分散させ、誤動作の発生を回避するように
している。Therefore, in the technique of the above-mentioned document, one
By connecting one or more MoS transistors and turning on the MOS transistors at different conduction start times, the noise generated at the ground potential VSS is temporally dispersed and malfunctions can be avoided. I have to.
(発明が解決しようとする課題)
しかしながら、上記構成の回路では、出力側に複数個の
MOSトランジスタを設け、それらのMOSトランジス
タの導通開始時刻を順次異ならせて導通するようにして
いるので、接地電位vSSに発生するノイズが時間的に
分散され、誤動作の発生が回避できるものの、NMO8
13に対するゲート駆動信号の立上がりが遅い。そのた
め、NMO813がオンするまでの時間、つまりゲート
駆動信号の電位がNMO813の閾値電圧Vtに到達す
る時間が長いため、データ読出し時間が遅いという問題
があり、ノイズの増大を抑えつつ、データの読出し速度
を速くすることが困難であった。(Problem to be Solved by the Invention) However, in the circuit with the above configuration, a plurality of MOS transistors are provided on the output side, and the MOS transistors are made conductive by sequentially varying the start times of conduction. Although the noise generated in the potential vSS is temporally dispersed and malfunctions can be avoided, NMO8
The rise of the gate drive signal for 13 is slow. Therefore, it takes a long time for the NMO 813 to turn on, that is, it takes a long time for the potential of the gate drive signal to reach the threshold voltage Vt of the NMO 813, so there is a problem that the data read time is slow. It was difficult to increase the speed.
本発明は前記従来技術が持っていた課題として、電源に
発生するノイズの増大を抑えつつ、データ出力時間の高
度化を図ることが困難な点について解決したデータ出力
回路を提供するものである。The present invention provides a data output circuit that solves the problem of the prior art, which is that it is difficult to improve the data output time while suppressing the increase in noise generated in the power supply.
(課題を解決するための手段)
前記課題を解決するために、第1の発明は、出力端子と
電源電位(電源電圧VCCまなは接地電位VSS)との
間に接続された出力用MOSトランジスタと、入力に少
なくとも1つの制御信号が接続され前記出力用MOSト
ランジスタのゲートを充放電するゲート駆動手段とを備
えたデータ出力回路において、前記制御信号及び前記ゲ
ート駆動手段の出力に基づき前記ゲートに対して負帰還
をかけて前記ゲートを充放電する負帰還回路を、設けた
ものである。(Means for Solving the Problems) In order to solve the above problems, a first invention provides an output MOS transistor connected between an output terminal and a power supply potential (power supply voltage VCC or ground potential VSS). , a data output circuit comprising gate drive means to which at least one control signal is connected to an input and charges/discharges the gate of the output MOS transistor; A negative feedback circuit is provided which applies negative feedback to charge and discharge the gate.
第2の発明は、前記第1の発明において、前記ゲート駆
動手段は、ゲート回路で構成し、前記負帰還回路は、電
源電位と前記出力用MOSトランジスタのゲートとの間
に接続された充放電用MOSトランジスタと、前記ゲー
ト回路の出力及び前記制御信号を入力して前記充放電用
MOSトランジスタのゲートを駆動するゲート回路とで
、構成したものである。A second invention is based on the first invention, wherein the gate driving means is constituted by a gate circuit, and the negative feedback circuit is a charging/discharging circuit connected between a power supply potential and the gate of the output MOS transistor. MOS transistor for charging and discharging, and a gate circuit that inputs the output of the gate circuit and the control signal to drive the gate of the MOS transistor for charging and discharging.
(作用)
第1および第2の発明によれば、以上のようにデータ出
力回路を構成したので、負帰還回路は、例えばゲート駆
動手段の出力が“°0°゛レベル(または“1′°レベ
ル)の時には出力用MOSトランジスタのゲートを充電
(または放電)してそのゲートを閾値電圧、つまり放電
開始レベルへと急速に上昇(または下降)させ、その後
、オン状態となる。すると、ゲート駆動手段が引き続い
て出力用MOSトランジスタのゲートを上昇(または下
降)させてそれをオン状態にする。これにより、出力用
MOSトランジスタがオンするまでの時間が短縮され、
電源に生じるノイズが抑制されつつデータ出力が高速化
される。従って、前記課題を解決できるのである。(Function) According to the first and second aspects of the invention, since the data output circuit is configured as described above, the negative feedback circuit is configured such that, for example, the output of the gate driving means is at the "°0°" level (or "1'°" level). level), the gate of the output MOS transistor is charged (or discharged), and the gate is rapidly raised (or lowered) to the threshold voltage, that is, the discharge start level, and then it is turned on. Then, the gate driving means subsequently raises (or lowers) the gate of the output MOS transistor to turn it on. This shortens the time it takes for the output MOS transistor to turn on,
Data output is increased in speed while noise generated in the power supply is suppressed. Therefore, the above problem can be solved.
(実施例)
第1図は本発明の第1の実施例を示す0MO8構成のデ
ータ出力回路の回路図である。(Embodiment) FIG. 1 is a circuit diagram of a data output circuit of 0MO8 configuration showing a first embodiment of the present invention.
このデータ出力回路28は、例えば従来の第2図のデー
タ出力回路8−1.8−2に設けられるもので、データ
出力用の出力端子29.電源電圧vCCが供給される電
源端子30、及び基準の接地電位vSSが供給される基
準端子31を備えている。電源端子30と出力端子29
間には“1ルベル出力用のPチャネル型MOSトランジ
スタ(以下、PMO8という)32が接続され、その出
力端子2つと基準端子31間には“°0″レベル出力用
のNMO333が接続されている。制御信号である出力
イネーブル信号oEと内部データバス7とは、ゲート駆
動手段である2人力NANDゲート34の入力側に接続
され、そのNANDゲ−ト34の出力側ノードNilが
PMO832のゲートに接続されている。内部データバ
ス7と逆相出力イネーブル信号σ「とは、ゲート駆動手
段である2人力NORゲート35の入力側に接続され、
そのNORゲート35の出力側ノードN12がNMOS
33のゲート及び負帰還回#140に接続されている。This data output circuit 28 is provided, for example, in the conventional data output circuit 8-1.8-2 of FIG. 2, and is provided at output terminals 29. It includes a power supply terminal 30 to which a power supply voltage vCC is supplied, and a reference terminal 31 to which a reference ground potential vSS is supplied. Power terminal 30 and output terminal 29
A P-channel MOS transistor (hereinafter referred to as PMO8) 32 for "1 level output" is connected between them, and an NMO 333 for "°0" level output is connected between its two output terminals and the reference terminal 31. The output enable signal oE, which is a control signal, and the internal data bus 7 are connected to the input side of a two-man power NAND gate 34, which is a gate driving means, and the output side node Nil of the NAND gate 34 is connected to the gate of the PMO 832. The internal data bus 7 and the negative phase output enable signal σ' are connected to the input side of the two-man power NOR gate 35, which is the gate driving means.
The output side node N12 of the NOR gate 35 is an NMOS
33 and the negative feedback circuit #140.
負帰還回路40は、ノードN12に対する負帰還機能を
有し、ソースがノードN12に、ドレインが電源電圧■
CCにそれぞれ接続された充放電用のNMOS41と、
そのNMOS41のゲートを駆動する3人力NORゲー
ト42とで、構成されている。このNORゲート42の
入力側には、内部データバス7、逆相出力イネーブル信
号すて及びノードN12が接続されている。The negative feedback circuit 40 has a negative feedback function for the node N12, and has a source connected to the node N12 and a drain connected to the power supply voltage
NMOS41 for charging and discharging each connected to CC,
It is composed of a three-man power NOR gate 42 that drives the gate of the NMOS 41. The input side of this NOR gate 42 is connected to the internal data bus 7, a negative phase output enable signal, and a node N12.
このデータ出力回路28内には、電源配線に寄生する抵
抗成分R21,R22が存在する0図示を一部省略した
が、データ出力回路28の外部には、従来の第3図と同
様に、データ出力回路28に電源電圧VCCを供給する
直流電源20、直流電源20の安定化容量21、及びデ
ータ出力回路28で駆動される負荷容量22が設けられ
、さらに各配線に寄生する抵抗成分R:LO,R11,
R12及びインダクタンス成分LIO,Lll、L12
が存在している。Inside this data output circuit 28, there are resistance components R21 and R22 that are parasitic to the power supply wiring. Although some illustrations are omitted, outside the data output circuit 28, there are data A DC power supply 20 that supplies power supply voltage VCC to the output circuit 28, a stabilizing capacitor 21 of the DC power supply 20, and a load capacitor 22 driven by the data output circuit 28 are provided, and a resistance component R:LO parasitic to each wiring is provided. ,R11,
R12 and inductance components LIO, Lll, L12
exists.
第5図(a)、(b)は第1図の動作波形図であり、こ
の図を参照しつつ第1図の動作を説明する。5(a) and 5(b) are operation waveform diagrams of FIG. 1, and the operation of FIG. 1 will be explained with reference to these figures.
第1図のデータ出力回路28のうち、負帰還回路40を
除く部分は、−船釣なCMO8構成のデータ出力回路で
あって、出力端子29が“°1′ルベルから“0°ルベ
ルとなる時の動作を以下に簡単に説明する。The portion of the data output circuit 28 in FIG. 1 excluding the negative feedback circuit 40 is a data output circuit with a CMO8 configuration in which the output terminal 29 changes from "°1" level to "0° level". The operation will be briefly explained below.
まず、出力イネーブル信号oEは゛1′°レベル、逆相
出カイネーブル信号丁よ110 ITレベル、また内部
データバス7はパ1”レベルであるから、NANDゲー
ト34の出力側ノードNilは“0パレベルでPMO3
32がオフ状態、同様にNORゲート35の出力側ノー
ドN12も同じく“°OパレベルでNMOS33がオフ
状態なので、出力端子29には“1″レベルが出力され
ている。この状態から内部データバス7が“0パレベル
に変化した時、NANDゲート34の出力側ノードN1
1が′°1″レベルとなるため、PMO832はオフ状
態となる。さらにNORゲート35の出力側ノードN1
2は、“0″レベルから“1″レベルへと遷移して、N
MOS33をオフ状態からオン状態にする。このとき出
力側ノードN12の電圧の立上がりスピードを速くする
と、従来例で説明したように、NMOS33の放電電流
により、電源電圧■CC及び接地電位■SSに電位振動
が発生するため、第5図(a>の破線波形で示すように
、デバイスの許容範囲内に電位振動を抑える程度にゆる
やかにノードN12の電圧を立上げなければならない。First, the output enable signal oE is at the ``1'' level, the negative phase output enable signal is at the 110 IT level, and the internal data bus 7 is at the ``1'' level, so the output node Nil of the NAND gate 34 is at the ``0'' level. So PMO3
Similarly, the output side node N12 of the NOR gate 35 is also at the "°O" level and the NMOS 33 is in the off state, so the "1" level is output to the output terminal 29. From this state, the internal data bus 7 changes to “0” level, the output side node N1 of the NAND gate 34
1 becomes the '°1'' level, the PMO 832 is turned off. Furthermore, the output side node N1 of the NOR gate 35
2 transitions from the “0” level to the “1” level and N
The MOS 33 is turned on from the off state. At this time, if the rising speed of the voltage at the output side node N12 is increased, potential oscillations will occur in the power supply voltage CC and the ground potential SS due to the discharge current of the NMOS 33, as explained in the conventional example, as shown in FIG. As shown by the broken line waveform of a>, the voltage at the node N12 must be raised slowly enough to suppress potential fluctuations within the allowable range of the device.
このようにしてオン状態となったNMOS33により、
出力端子29の電圧は“0°゛レベルとなる。なお、こ
の場合のノードN12及びデータ出力の信号波形は、従
来例(第4図(a>の破線波形)と同じとした。With the NMOS33 turned on in this way,
The voltage at the output terminal 29 is at the "0°" level. In this case, the signal waveforms of the node N12 and the data output are the same as in the conventional example (broken line waveform in FIG. 4(a)).
本実施例は、以上のような通常の出力回路に、負帰還回
路40を付加したものである。この負帰還回路40にお
いて、逆相出力イネーブル信号で「と内部データバス7
が0”レベルの場合、ノードN12が“0′°レベルの
時はNORゲート42の出力が“1ルベルとなってNM
OS41がオンし、ノードN12を“1′°レベルへと
上昇させる。逆にノードN12が“1″レベルの時は、
NORゲート42の出力が“0″レベルとなり、NMO
S41はオフ状態となる。なお、負帰還回路40により
ノードN12のレベルをどれ程まで上昇させるかは、N
ORゲート42のノードN12をゲート入力とするPM
O3とNMO3のコンダクタンス比で決まる。例えば、
その境界電圧をNMO8)ランジスタの閾値電圧Vtn
にするためには、前記PMO8に対して前記NMO8の
コンダクタンスを十分に大きくしておけばよい。In this embodiment, a negative feedback circuit 40 is added to the normal output circuit as described above. In this negative feedback circuit 40, the internal data bus 7 is
is at the "0" level, and when the node N12 is at the "0'° level, the output of the NOR gate 42 becomes "1 level" and becomes NM.
The OS41 turns on and raises the node N12 to the "1'° level. Conversely, when the node N12 is at the "1" level,
The output of the NOR gate 42 becomes “0” level, and the NMO
S41 is turned off. Note that how much the level of node N12 is raised by the negative feedback circuit 40 depends on N.
PM whose gate input is node N12 of OR gate 42
It is determined by the conductance ratio of O3 and NMO3. for example,
The boundary voltage is NMO8) The transistor threshold voltage Vtn
In order to achieve this, the conductance of the NMO8 should be made sufficiently larger than that of the PMO8.
次に、負帰還回路40を加えた第1図の0′。Next, the negative feedback circuit 40 is added to 0' in FIG.
レベル出力時の動作を説明する。The operation during level output will be explained.
最初、出力イネーブル信号OEは“1″レベル、逆相出
力イネーブル信号「はII OIIレベル、内部データ
バス7は“1パレベルである。NANDゲート34の出
力1則ノードNilは“0′ルベルとなり、PMO83
2がオフ状態、NORゲート42の出力は“0°゛レベ
ルでNMO841がオフ状態のため、NMO833のゲ
ート側ノードN12のレベルはNORゲート35で決ま
り、II OI+レベル、つまりオフ状態である。これ
により、出力端子29にはII I IIレベルが出力
されている。Initially, the output enable signal OE is at the "1" level, the anti-phase output enable signal "IIOII" level, and the internal data bus 7 is at the "1" level. The output one-law node Nil of the NAND gate 34 becomes “0” level, and the PMO83
2 is in the off state, the output of the NOR gate 42 is at the "0°" level and the NMO 841 is in the off state, so the level of the gate side node N12 of the NMO 833 is determined by the NOR gate 35 and is at the II OI+ level, that is, in the off state. As a result, the output terminal 29 outputs the II II level.
この状態から内部データバス7が0”レベルに変化した
時、NANDゲート34の出力側ノードNilが“1”
レベルとなるため、PMO332はオフ状態となる。When the internal data bus 7 changes to the 0" level from this state, the output node Nil of the NAND gate 34 becomes "1".
level, so the PMO 332 is turned off.
一方、入力信号が全てllo”°レベルとなったNOR
ゲート35.42の出力信号は、″°0″レベルから同
時に上昇を開始する。ところが、NORゲート35の負
荷容量となるNMO833のゲート容量が大きいことに
加えて、NORゲート35の駆動能力をノイズ対策とし
て小さくしていること、及びNMO341のゲート・ソ
ース間容量のブースト効果によりNORゲート42の出
力側ノードは急速に上昇するため、出力側ノードN12
の初期充電は大部分がNMO341によって行われる。On the other hand, NOR in which all input signals are at llo”° level
The output signals of gates 35, 42 simultaneously start rising from the "°0" level. However, in addition to the large gate capacitance of NMO833, which serves as the load capacitance of NOR gate 35, the drive capability of NOR gate 35 is made small as a noise countermeasure, and the boost effect of the gate-source capacitance of NOR gate 341 causes NOR Since the output side node of the gate 42 rises rapidly, the output side node N12
Most of the initial charging is performed by the NMO 341.
このようにして、ノードN12のレベルが急速に閾値電
圧Vtnまで上昇すると、NORゲート42は今度はそ
のレベルを検出してその出力レベルを゛Oパレベルへと
移行させるため、NMO841がオフ状態となる。その
後のノードN12の充電はNORゲート35が行うため
、NMO833はノイズを発生しない程度にゆっくりと
負荷容量22の電荷を放電し、出力端子′29を“0′
。In this way, when the level of the node N12 rapidly rises to the threshold voltage Vtn, the NOR gate 42 detects this level and shifts its output level to the OP level, so that the NMO 841 is turned off. . Since the NOR gate 35 charges the node N12 thereafter, the NMO 833 discharges the charge of the load capacitor 22 slowly to the extent that it does not generate noise, and sets the output terminal '29 to "0".
.
レベルにする。以上の動作のうち、ノードN12と29
の波形が第5図(a)に、またこのときの電源電圧■C
Cと接地電位VSSの波形が第5図(b)の実線で示さ
れている。第5図(b)の波形は、従来例での電源電圧
VCCと接地電位VSSであり、本実施例ではこれら従
来例における電源の電位振動をそのまま時間軸にそって
負方向にシフトさせた形となる。すなわち、ノイズの発
生を従来と同レベルに抑えながら、高速動作が可能とな
る。level. Among the above operations, nodes N12 and 29
The waveform of is shown in Figure 5(a), and the power supply voltage ■C at this time
The waveforms of C and the ground potential VSS are shown by solid lines in FIG. 5(b). The waveforms in FIG. 5(b) are the power supply voltage VCC and the ground potential VSS in the conventional example, and in this embodiment, the waveforms are obtained by shifting the potential fluctuations of the power supply in the conventional example in the negative direction along the time axis. becomes. In other words, high-speed operation is possible while suppressing noise generation to the same level as in the past.
また、本発明は“1″レベルのデータ出力を高速にする
手段としても容易に適用でき、その実施例を第6図、第
7図に示す。Furthermore, the present invention can be easily applied as a means for increasing the speed of data output at the "1" level, and an embodiment thereof is shown in FIGS. 6 and 7.
第6図は、第2の実施例を示すデータ出力回路の要部回
路図である。このデータ出力回路において、内部データ
バス7及び逆相出力イネーブル信号σ「を内力とするN
ORゲート34Aの出力側ノードNIIAは、電源電圧
VCCと出力端子29にドレイン・ソースをそれぞれ接
続されたNMO832Aのゲートに入力される。電源電
圧vcCと出力1則ノードN11Aにドレイン・ソース
がそれぞれ接続されたNMO841のゲートには、内部
データバス7、逆相出力イネーブル信号σ−及び出力側
ノードNIIAを入力とするNORゲート42の出力が
入力される。なお、出力端子29には、例えば第1図の
NMO333が接続されている。FIG. 6 is a circuit diagram of a main part of a data output circuit showing a second embodiment. In this data output circuit, an N
The output node NIIA of the OR gate 34A is input to the gate of an NMO 832A whose drain and source are connected to the power supply voltage VCC and the output terminal 29, respectively. The gate of the NMO 841, whose drain and source are connected to the power supply voltage vcC and the output first-order node N11A, respectively, receives the output of the NOR gate 42 which receives the internal data bus 7, the negative phase output enable signal σ-, and the output side node NIIA. is input. Note that, for example, the NMO 333 in FIG. 1 is connected to the output terminal 29.
この第2の実施例の動作は、第1の実施例の動作と同様
であり、逆相出力イネーブル信号で「及び内部データバ
ス7がともに“0″レベルとなった時、NORゲート4
2とNMO841によりNMO832Aの閾値電圧Vt
nまで出力側ノードNIIAのレベルを急速に立上げ、
その後、NORゲート34Aによりゆっくりと充電する
。これにより、NMO832Aの充電電流による電源電
圧VCCの電位振動を、従来と同レベルに抑えながら、
高速な“1″読出しが可能となる。The operation of the second embodiment is similar to that of the first embodiment, and when the negative phase output enable signal and the internal data bus 7 both reach the "0" level, the NOR gate 4
2 and NMO841, the threshold voltage Vt of NMO832A
Rapidly raise the level of output side node NIIA to n,
Thereafter, the battery is slowly charged by the NOR gate 34A. As a result, while suppressing the potential fluctuation of the power supply voltage VCC due to the charging current of the NMO832A to the same level as before,
High-speed "1" reading becomes possible.
第7図は、第3の実施例を示すデータ出力回路の要部回
路図であり、“1′′出力用のトランジスタがPMO8
32である場合の例が示されている。FIG. 7 is a circuit diagram of the main part of the data output circuit showing the third embodiment, in which the "1" output transistor is PMO8.
32 is shown.
内部データバス7及び出力イネーブル信号OEを入力と
するNANDゲート34の出力側ノードN11は、電源
電圧■CCと出力端子29にドレイン・ソースをそれぞ
れ接続されたPMO832のゲートに接続されている。The output node N11 of the NAND gate 34, which receives the internal data bus 7 and the output enable signal OE, is connected to the gate of a PMO 832 whose drain and source are connected to the power supply voltage CC and the output terminal 29, respectively.
出力側ノードNilは、NMO341及びANDNOゲ
ート42らなる負帰還回路4OAに接続されている。出
力側ノードNilと接地電位VSSにドレイン・ソース
がそれぞれ接続されたNMO841のゲートは、内部デ
ータバス7、出力イネーブル信号OE及び出力側ノード
Nilを入力とするANDゲート42Aの出力に接続さ
れている。なお、出力端子2つには、他の出力用トラン
ジスタが接続されている。The output side node Nil is connected to a negative feedback circuit 4OA made up of an NMO 341 and an ANDNO gate 42. The gate of the NMO 841, whose drain and source are respectively connected to the output node Nil and the ground potential VSS, is connected to the output of an AND gate 42A whose inputs are the internal data bus 7, the output enable signal OE, and the output node Nil. . Note that other output transistors are connected to the two output terminals.
この第3の実施例の動作を説明すると、出力イネーブル
信号OE及び内部データバス7がともにII I II
レベルとなった時、ANDゲート42AとNMO841
により、出力側ノードNilのレベルを所定の電圧まで
急速に立下げ、前記所定の電圧を検知してANDゲート
42AがNMO841をオフ状態にした後は、NAND
ゲート34により、出力(則ノードNilのレベルをゆ
っくりと立下げる。このように本発明は、“1パ出力用
のトランジスタがPMO832であっても、極性反転に
より適用可能である。To explain the operation of this third embodiment, both the output enable signal OE and the internal data bus 7 are
When the level is reached, AND gate 42A and NMO841
As a result, the level of the output side node Nil is rapidly lowered to a predetermined voltage, and after the AND gate 42A turns off the NMO 841 by detecting the predetermined voltage, the NAND
The level of the output (regular node Nil) is slowly lowered by the gate 34. In this way, the present invention can be applied by polarity inversion even if the transistor for the 1P output is the PMO832.
なお、本発明は図示の実施例に限定されず、種々の変形
が可能である。例えば第1図の出力用NMO833を、
前記文献のように複数個並列に接続し、それらの導通開
始時刻を順次具ならせて導通させるようにすれば、ノイ
ズを低減させつつ、データ読出し速度の高速化が図れる
。Note that the present invention is not limited to the illustrated embodiment, and various modifications are possible. For example, the output NMO833 in Figure 1,
As in the above-mentioned document, by connecting a plurality of devices in parallel and making them conductive by adjusting their conduction start times in sequence, the data read speed can be increased while reducing noise.
(発明の効果)
以上詳細に説明したように、第1および第2の発明によ
れば、負帰還回路を設けて出力用MOSトランジスタの
ゲートの充放電を2段階のスピードで制御するようにし
たので、出力用MoSトランジスタのスイッチングによ
るノイズの発生を従来と同じレベルに抑えながら、高速
動作が実現できる。その上、この発明は、出力用MOS
トランジスタのゲートを独立に駆動する種々の出力回路
に適用可能である。(Effects of the Invention) As described above in detail, according to the first and second inventions, a negative feedback circuit is provided to control charging and discharging of the gate of the output MOS transistor at two speeds. Therefore, high-speed operation can be achieved while suppressing noise generation due to switching of the output MoS transistor to the same level as in the past. Moreover, this invention provides an output MOS
It is applicable to various output circuits that independently drive the gates of transistors.
第1図は本発明の第1の実施例を示すデータ出力回路の
回路図、第2は従来の半導体メモリの構成ブロック図、
第3図は第2図中のデータ出力回路の回路図、第4図(
a)、(b)は第3図の動作波形図、第5図(a)、(
b)は第1図の動作波形図、第6図及び第7図は本発明
の第2.第3の実施例を示すデータ出力回路の要部回路
図である。
28・・・・・・データ出力回路、29・・・・・・出
力端子、32・・・・・・出力用PMO8,32A、3
3・・・・・・出力用NMO8,34・・・・・・NA
NDゲート、34A。
35・・・・・・NORゲート、40.40A・・・・
・・負帰還回路、41・・・・・・NMO8,42・・
・・・・NORゲート、42A・・・・・・ANDゲー
ト、OE・・・・・・出力イネーブル信号、σ「・・・
・・・逆相出力イネーブル信号、VCC・・・・・・電
源電圧、VSS・・・・・・接地電位。FIG. 1 is a circuit diagram of a data output circuit showing a first embodiment of the present invention, and FIG. 2 is a configuration block diagram of a conventional semiconductor memory.
Figure 3 is a circuit diagram of the data output circuit in Figure 2, and Figure 4 (
a) and (b) are the operation waveform diagrams in Fig. 3, and Fig. 5 (a) and (
b) is the operation waveform diagram of FIG. 1, and FIGS. 6 and 7 are the operation waveform diagrams of FIG. 2 of the present invention. FIG. 7 is a circuit diagram of a main part of a data output circuit showing a third embodiment. 28... Data output circuit, 29... Output terminal, 32... Output PMO8, 32A, 3
3...NMO8, 34...NA for output
ND gate, 34A. 35...NOR gate, 40.40A...
...Negative feedback circuit, 41...NMO8, 42...
...NOR gate, 42A...AND gate, OE...Output enable signal, σ"...
...Negative phase output enable signal, VCC...Power supply voltage, VSS...Ground potential.
Claims (1)
Sトランジスタと、入力に少なくとも1つの制御信号が
接続され前記出力用MOSトランジスタのゲートを充放
電するゲート駆動手段とを備えたデータ出力回路におい
て、 前記制御信号及び前記ゲート駆動手段の出力に基づき、
前記ゲートに対して負帰還をかけて前記ゲートを充放電
する負帰還回路を、設けたことを特徴とするデータ出力
回路。 2、請求項1記載のデータ出力回路において、前記ゲー
ト駆動手段は、ゲート回路で構成し、前記負帰還回路は
、電源電位と前記出力用MOSトランジスタのゲートと
の間に接続された充放電用MOSトランジスタと、前記
ゲート回路の出力及び前記制御信号を入力して前記充放
電用MOSトランジスタのゲートを駆動するゲート回路
とで、構成したデータ出力回路。[Claims] 1. Output MO connected between the output terminal and the power supply potential
In a data output circuit comprising an S transistor and a gate drive means to which at least one control signal is connected to an input and charges and discharges a gate of the output MOS transistor, based on the control signal and the output of the gate drive means,
A data output circuit comprising: a negative feedback circuit that applies negative feedback to the gate to charge and discharge the gate. 2. In the data output circuit according to claim 1, the gate driving means is constituted by a gate circuit, and the negative feedback circuit is a charging/discharging MOS transistor connected between a power supply potential and the gate of the output MOS transistor. A data output circuit configured of a MOS transistor and a gate circuit that inputs the output of the gate circuit and the control signal to drive the gate of the charging/discharging MOS transistor.
Priority Applications (1)
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