JP2659794B2 - Data output circuit - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体メモリ等の半導体集積回路における
データ出力回路に関するものである。Description: TECHNICAL FIELD The present invention relates to a data output circuit in a semiconductor integrated circuit such as a semiconductor memory.

（従来の技術） 一般に、半導体メモリなどの半導体集積回路からデー
タを出力する場合、大きな出力負荷を高速に充・放電さ
せる必要がある。このようなとき、電源電位VCCと基準
接地電位VSSとにはそれぞれ電位変動、すなわちノイズ
が発生することが知られている。そして通常の半導体集
積回路では、“O"レベルのデータを出力する場合に接地
電位VSSに発生するオーバーシュートが、“1"レベルの
データを出力する場合に電源電位VCCに発生するアンダ
ーシュート以上に大きくなることが知られており、この
ようなノイズは半導体集積回路の誤動作をひき起こす原
因になる。すなわち、接地電位VSSに発生するオーバー
シュートは、出力負荷の急速な放電に伴う接地電位VSS
への放電電流の時間的な増加分di/dtと、放電経路に寄
生的に存在するインダクタンス成分Ｌとの積Ｌ・di/dt
により大半が占められる。(Prior Art) Generally, when outputting data from a semiconductor integrated circuit such as a semiconductor memory, it is necessary to charge and discharge a large output load at high speed. In such a case, it is known that the power supply potential VCC and the reference ground potential VSS generate potential fluctuations, that is, noise. In a normal semiconductor integrated circuit, the overshoot generated at the ground potential VSS when outputting “O” level data is larger than the undershoot generated at the power supply potential VCC when outputting “1” level data. It is known that the noise increases, and such noise causes a malfunction of the semiconductor integrated circuit. That is, the overshoot generated in the ground potential VSS is caused by the rapid discharge of the output load and the ground potential VSS.
L / di / dt of the time-dependent increase di / dt of the discharge current to the inductor and the inductance component L parasitically present in the discharge path
Occupies the majority.

従来、この種の技術としては、例えば特開昭63−2346
22号公報等に記載されるものがあった。以下、その構成
を図を用いて説明する。Conventionally, as this kind of technology, for example, JP-A-63-2346
There was one described in No. 22 publication. Hereinafter, the configuration will be described with reference to the drawings.

第２図は、従来の半導体メモリの一構成例を示す概略
のブロック図である。FIG. 2 is a schematic block diagram showing one configuration example of a conventional semiconductor memory.

この半導体メモリは、消去可能なプログラマブルROM
（以下、EPROMという）であり、MOSトランジスタからな
る多数のメモリセルがマトリクス状に配列されたメモリ
セルマトリクス１−1,1−２を備えている。あるメモリ
セルの記憶データを読出す場合、アドレスが行デコーダ
２で解読され、その解読結果により、ワード線３−1,3
−２を介してメモリセルマトリクス１−1,1−２中の行
方向のメモリセルが選択される。行方向のメモリセルの
データは、ビット線４−1,4−２を介してマルチプレク
サ５−1,5−２で選択され、その選択されたデータがセ
ンスアンプ６−1,6−２で増幅された後、内部データバ
ス７−1,7−２へ出力される。内部データバス７−1,7−
２上のデータは、出力イネーブル信号OEにより活性化さ
れるデータ出力回路８−1,8−２で駆動され、出力端子
９−1,9−２より出力される。This semiconductor memory is an erasable programmable ROM
(Hereinafter, referred to as EPROM), and includes memory cell matrices 1-1 and 1-2 in which a large number of memory cells formed of MOS transistors are arranged in a matrix. When reading the storage data of a certain memory cell, the address is decoded by the row decoder 2 and the word lines 3-1 and 3 are read according to the decoding result.
The memory cells in the row direction in the memory cell matrices 1-1 and 1-2 are selected via the line -2. The data of the memory cells in the row direction is selected by multiplexers 5-1 and 5-2 via bit lines 4-1 and 4-2, and the selected data is amplified by sense amplifiers 6-1 and 6-2. After that, the data is output to the internal data buses 7-1 and 7-2. Internal data bus 7-1,7-
The data on 2 is driven by the data output circuits 8-1, 8-2 activated by the output enable signal OE, and output from the output terminals 9-1, 9-2.

第３図は、第２図中のデータ出力回路８−1,8−２の
一構成例を示す回路図である。FIG. 3 is a circuit diagram showing one configuration example of the data output circuits 8-1 and 8-2 in FIG.

このデータ出力回路８は、電源電位VCCが供給される
電源端子10、及び基準の接地電位VSSが供給される基準
端子11を備え、その電源端子10と基準端子11の間には、
“1"レベル出力用のＮチャネル型MOSトランジスタ（以
下、NMOSという）12及び“0"レベル出力用のNMOS13が直
列に接続されている。相補的な内部データバス7,と出
力イネーブル信号信号OEとは、データ出力制御用の２入
力ANDゲート14,15の入力側に接続され、そのANDゲート1
4,15の出力側ノードN1,N2がNMOS12,13のゲートにそれぞ
れ接続されている。データ出力回路８内には、電源配線
に寄生する抵抗成分R1,R2が存在する。The data output circuit 8 includes a power supply terminal 10 to which a power supply potential VCC is supplied, and a reference terminal 11 to which a reference ground potential VSS is supplied. Between the power supply terminal 10 and the reference terminal 11,
An “1” level output N-channel MOS transistor (hereinafter referred to as “NMOS”) 12 and a “0” level output NMOS 13 are connected in series. The complementary internal data bus 7 and the output enable signal OE are connected to the input side of two-input AND gates 14 and 15 for controlling data output, and the AND gate 1
Output nodes N1 and N2 of 4,15 are connected to the gates of NMOS12 and 13, respectively. In the data output circuit 8, there are resistance components R1 and R2 that are parasitic on the power supply wiring.

また第３図には、データ出力回路８に電源電位VCCを
供給する直流電源20、直流電源20の安定化容量21、及び
データ出力回路８で駆動される負荷容量22が設けられ、
さらにデータ出力回路８の外部に、各配線に寄生する抵
抗成分R10,R11,R12及びインダクタンス成分L10,L11,L12
が存在する。3, a DC power supply 20 for supplying a power supply potential VCC to the data output circuit 8, a stabilizing capacitance 21 of the DC power supply 20, and a load capacitance 22 driven by the data output circuit 8 are provided.
Further, outside the data output circuit 8, resistance components R10, R11, R12 and inductance components L10, L11, L12 parasitic on each wiring are provided.
Exists.

第４図（ａ），（ｂ）は第３図の動作波形図であり、
この図を参照しつつ第３図の動作を説明する。4 (a) and 4 (b) are operation waveform diagrams of FIG.
The operation of FIG. 3 will be described with reference to FIG.

“0"レベルデータを出力する場合、第４図（ａ）の実
線で示すように、内部データバス7,のうち、７が“0"
レベル、が“1"レベルとなっており、その後出力イネ
ーブル信号OEが“1"レベルに立上がることにより、デー
タ出力制御用の一方のANDゲート15の出力側ノードN2の
みが“1"レベルとなる。これにより、NMOS13がオンする
ので、出力端子９を介して負荷容量22が“0"レベルに放
電される。When outputting “0” level data, as shown by the solid line in FIG.
Level is at “1” level, and then the output enable signal OE rises to “1” level, so that only the output node N2 of one AND gate 15 for data output control is set to “1” level. Become. As a result, the NMOS 13 is turned on, so that the load capacitance 22 is discharged to the “0” level via the output terminal 9.

前記負荷容量22の放電動作において、NMOS13を介して
大きな放電電流Idが発生し、この電流経路に存在する抵
抗成分R10,R2,R12及びインダクタンス成分L10,L12によ
り、第４図（ｂ）の実線で示すように、オーバーシュー
トが接地電位VSSに発生する。接地電位VSSにオーバーシ
ュートが起こると、電源電位VCCにも同様なオーバーシ
ュートが発生する。このようなオーバーシュートは、第
２図に示すような複数の出力端子９−1,9−２を有する
半導体メモリで、全ての出力端子９−1,9−２から“0"
レベルのデータを出力する場合に著しくなり、センスア
ンプ６−1,6−２等の増幅回路が誤動作する可能性が極
めて高くなる。In the discharging operation of the load capacitance 22, a large discharge current Id is generated via the NMOS 13, and the resistance components R10, R2, R12 and the inductance components L10, L12 present in this current path cause the solid line in FIG. , An overshoot occurs at the ground potential VSS. When an overshoot occurs in the ground potential VSS, a similar overshoot also occurs in the power supply potential VCC. Such an overshoot occurs in a semiconductor memory having a plurality of output terminals 9-1 and 9-2 as shown in FIG.
This becomes remarkable when level data is output, and the possibility that the amplifier circuits such as the sense amplifiers 6-1 and 6-2 malfunction may extremely increase.

第４図に示すように、“0"レベル出力用のNMOS13は、
出力端子１本につき１個が設けられる。このような場
合、NMOS13のチャネル幅を縮小するか、もしくはNMOS13
のゲート駆動信号の立上がり速度を遅くすることによっ
てNMOS13の電流駆動能力を押え込めば、前記のオーバー
シュートの発生を抑制できる。しかし、第４図（ｂ）中
の破線で示すように、単純にNMOS13のゲート駆動信号の
立上り速度を遅くした場合には、これに伴い出力端子９
の信号波形の変化も遅くなり、半導体メモリとしての高
速性が損われることになる。As shown in FIG. 4, the NMOS 13 for “0” level output is
One output terminal is provided. In such a case, the channel width of the NMOS 13 is reduced, or the NMOS 13
If the current drive capability of the NMOS 13 is suppressed by lowering the rising speed of the gate drive signal, the occurrence of the overshoot can be suppressed. However, when the rising speed of the gate drive signal of the NMOS 13 is simply reduced as shown by the broken line in FIG.
The signal waveform changes slowly, and the high-speed operation of the semiconductor memory is impaired.

そこで、前記文献の技術では、NMOS13と並列に１個ま
たは複数個のMOSトランジスタを接続し、それらのMOSト
ランジスタの導通開始時刻を順次異ならせて導通させる
ことにより、接地電位VSSに発生するノイズを時間的に
分散させ、誤動作の発生を回避するようにしている。Therefore, in the technique of the above-mentioned document, one or a plurality of MOS transistors are connected in parallel with the NMOS 13 and the MOS transistors are turned on sequentially with different conduction start times to reduce noise generated in the ground potential VSS. It is distributed in time to avoid the occurrence of malfunction.

（発明が解決しようとする課題） しかしながら、上記構成の回路では、出力側に複数個
のMOSトランジスタを設け、それらのMOSトランジスタの
導通開始時刻を順次異ならせて導通するようにしている
ので、接地電位VSSに発生するノイズが時間的に分散さ
れ、誤動作の発生が回避できるものの、NMOS13に対する
ゲート駆動信号の立上がりが遅い。そのため、NMOS13が
オンするまでの時間、つまりゲート駆動信号の電位がNM
OS13の閾値電圧Vtに到達する時間が長いため、データ読
出し時間が遅いという問題があり、ノイズの増大を抑え
つつ、データの読出し速度を速くすることが困難であっ
た。(Problems to be Solved by the Invention) However, in the circuit having the above configuration, a plurality of MOS transistors are provided on the output side, and the MOS transistors are sequentially turned on at different conduction start times so that the MOS transistors are turned on. Noise generated at the potential VSS is temporally dispersed, and the occurrence of a malfunction can be avoided, but the rise of the gate drive signal to the NMOS 13 is slow. Therefore, the time until the NMOS 13 is turned on, that is, the potential of the gate drive signal is NM
Since the time to reach the threshold voltage Vt of the OS 13 is long, there is a problem that the data read time is slow, and it has been difficult to increase the data read speed while suppressing an increase in noise.

本発明は前記従来技術が持っていた課題として、電源
に発生するノイズの増大を抑えつつ、データ出力時間の
高速化を図ることが困難な点について解決したデータ出
力回路を提供するものである。An object of the present invention is to provide a data output circuit that solves the problem of the prior art that it is difficult to increase the data output time while suppressing an increase in noise generated in a power supply.

（課題を解決するための手段） 前記課題を解決するために、本発明のうちの第１の発
明は、出力端子と電源電位あるいは接地電位との間に接
続された出力用MOSトランジスタと、入力に少なくとも
１つの制御信号が接続され前記出力用MOSトランジスタ
のゲートを充放電するゲート駆動手段とを備えたデータ
出力回路において、前記制御信号と前記ゲート駆動手段
の出力側ノードに基づき、前記ゲートに対して負帰還を
かけて前記ゲートを充電あるいは放電することで前記出
力用MOSトランジスタを急速にオン状態にし、その後、
充電あるいは放電を中止する負帰還回路を、設けたもの
である。(Means for Solving the Problems) In order to solve the above problems, a first invention of the present invention provides an output MOS transistor connected between an output terminal and a power supply potential or a ground potential; At least one control signal is connected to the output MOS transistor, and the gate drive means for charging / discharging the gate of the output MOS transistor. On the other hand, the output MOS transistor is quickly turned on by applying negative feedback to charge or discharge the gate, and thereafter,
A negative feedback circuit for stopping charging or discharging is provided.

第２の発明は、前記第１の発明において、前記負帰還
回路は、電源電位と前記出力用MOSトランジスタのゲー
トとの間に接続された充放電用MOSトランジスタと、前
記ゲート駆動手段の出力側ノード及び前記制御信号を入
力して前記充放電用MOSトランジスタのゲートを駆動す
るゲート回路とで、構成したものである。In a second aspect based on the first aspect, the negative feedback circuit includes a charge / discharge MOS transistor connected between a power supply potential and a gate of the output MOS transistor, and an output side of the gate driving means. And a gate circuit which inputs the control signal and drives the gate of the charge / discharge MOS transistor.

（作 用） 第１および第２の発明によれば、以上のようにデータ
出力回路を構成したので、負帰還回路は、例えばゲート
駆動手段の出力側ノードが“0"レベル（または“1"レベ
ル）の時には出力用MOSトランジスタのゲートを充電
（または放電）してそのゲートを閾値電圧、つまり放電
開始レベルへと急速に上昇（または下降）させ、その
後、オフ状態となる。すると、ゲート駆動手段が引き続
いて出力用MOSトランジスタのゲートを上昇（または下
降）させてそれをオン状態にする。これにより、出力用
MOSトランジスタがオンするまでの時間が短縮され、電
源に生じるノイズが抑制されつつデータ出力が高速化さ
れる。従って、前記課題を解決できるのである。(Operation) According to the first and second aspects of the present invention, since the data output circuit is configured as described above, for example, the negative feedback circuit is configured such that the output node of the gate drive means is at the “0” level (or “1”). At the time of (level), the gate of the output MOS transistor is charged (or discharged), and the gate is rapidly raised (or lowered) to a threshold voltage, that is, a discharge start level, and then turned off. Then, the gate driving means subsequently raises (or lowers) the gate of the output MOS transistor to turn it on. This allows for output
The time until the MOS transistor is turned on is shortened, and the speed of data output is increased while suppressing noise generated in the power supply. Therefore, the above problem can be solved.

（実施例） 第１図は本発明の第１の実施例を示すCMOS構成のデー
タ出力回路の回路図である。(Embodiment) FIG. 1 is a circuit diagram of a data output circuit having a CMOS configuration showing a first embodiment of the present invention.

このデータ出力回路28は、例えば従来の第２図のデー
タ出力回路８−1,8−２に設けられるもので、データ出
力用の出力端子29,電源電位VCCが供給される電源端子3
0、及び基準の接地電位VSSが供給される基準端子31を備
えている。電源端子30と出力端子29間には“1"レベル出
力用のＰチャネル型MOSトランジスタ（以下、PMOSとい
う）32が接続され、その出力端子29と基準端子31間には
“0"レベル出力用のNMOS33が接続されている。制御信号
である出力イネーブル信号OEと内部データバス７とは、
ゲート駆動手段である２入力NANDゲート34の入力側に接
続され、そのNANDゲート34の出力側ノードN11がPMOS32
のゲートに接続されている。内部データバス７と逆相出
力イネーブル信号▲▼とは、ゲート駆動手段である
２入力NORゲート35の入力側に接続され、そのNORゲート
35の出力側ノードN12がNMOS33のゲート及び負帰還回路4
0に接続されている。The data output circuit 28 is provided, for example, in the conventional data output circuits 8-1 and 8-2 shown in FIG. 2 and includes a data output output terminal 29 and a power supply terminal 3 to which a power supply potential VCC is supplied.
0 and a reference terminal 31 to which a reference ground potential VSS is supplied. A P-channel MOS transistor (hereinafter, referred to as a PMOS) 32 for "1" level output is connected between the power supply terminal 30 and the output terminal 29, and a "0" level output is provided between the output terminal 29 and the reference terminal 31. NMOS 33 is connected. The output enable signal OE, which is a control signal, and the internal data bus 7
It is connected to the input side of a two-input NAND gate 34 which is a gate driving means, and the output side node N11 of the NAND gate 34 is connected to a PMOS 32.
Connected to the gate. The internal data bus 7 and the negative-phase output enable signal ▲ ▼ are connected to the input side of a two-input NOR gate 35 which is gate driving means, and the NOR gate
35 output side node N12 is the gate of NMOS 33 and negative feedback circuit 4
Connected to 0.

負帰還回路40は、ノードN12に対する負帰還機能を有
し、ソースがノードN12に、ドレインが電源電位VCCにそ
れぞれ接続された充放電用のNMOS41と、そのNMOS41のゲ
ートを駆動する３入力NORゲート42とで、構成されてい
る。このNORゲート42の入力側には、内部データバス
７、逆相出力イネーブル信号▲▼及びノードN12が
接続されている。The negative feedback circuit 40 has a negative feedback function for the node N12, and includes a charge / discharge NMOS 41 having a source connected to the node N12 and a drain connected to the power supply potential VCC, and a three-input NOR gate for driving the gate of the NMOS 41. It is composed of 42 and. The input side of the NOR gate 42 is connected to the internal data bus 7, the negative-phase output enable signal ▼, and the node N12.

このデータ出力回路28内には、電源配線に寄生する抵
抗成分R21,R22が存在する。図示を一部省略したが、デ
ータ出力回路28の外部には、従来の第３図と同様に、デ
ータ出力回路28に電源電位VCCを供給する直流電源20、
直流電源20の安定化容量21、及びデータ出力回路28で駆
動される負荷容量22が設けられ、さらに各配線に寄生す
る抵抗成分R10,R11,R12及びインダクタンス成分L10,L1
1,L12が存在している。In the data output circuit 28, there are resistance components R21 and R22 parasitic on the power supply wiring. Although not shown, a DC power supply 20 for supplying a power supply potential VCC to the data output circuit 28 is provided outside the data output circuit 28 in the same manner as in FIG.
A stabilizing capacitance 21 of the DC power supply 20 and a load capacitance 22 driven by the data output circuit 28 are provided, and further, resistance components R10, R11, R12 and inductance components L10, L1 parasitic on each wiring.
1, L12 exists.

第５図（ａ），（ｂ）は第１図の動作波形図であり、
この図を参照しつつ第１図の動作を説明する。5 (a) and 5 (b) are operation waveform diagrams of FIG.
The operation of FIG. 1 will be described with reference to FIG.

第１図のデータ出力回路28のうち、負帰還回路40を除
く部分は、一般的なCMOS構成のデータ出力回路であっ
て、出力端子29が“1"レベルから“0"レベルとなる時の
動作を以下に簡単に説明する。The portion of the data output circuit 28 shown in FIG. 1 other than the negative feedback circuit 40 is a general CMOS data output circuit, which is used when the output terminal 29 changes from "1" level to "0" level. The operation will be briefly described below.

まず、出力イネーブル信号OEは、“1"レベル、逆相出
力イネーブル信号▲▼は“0"レベル、また内部デー
タバス７は“1"レベルであるから、NANDゲート34の出力
側ノードN11は“0"レベルでPMOS32がオン状態、同様にN
ORゲート35の出力側ノードN12も同じく“0"レベルでNMO
S33がオフ状態なので、出力端子29には“1"レベルが出
力されている。この状態から内部データバス７が“0"レ
ベルに変化した時、NANDゲート34の出力側ノードN11が
“1"レベルとなるため、PMOS32はオフ状態となる。さら
にNORゲート35の出力側ノードN12は、“0"レベルから
“1"レベルへと遷移して、NMOS33をオフ状態からオン状
態にする。このとき出力側ノードN12の電圧の立上がり
スピードを速くすると、従来例で説明したように、NMOS
33の放電電流により、電源電位VCC及び接地電位VSSに電
位振動が発生するため、第５図（ａ）の破線波形で示す
ように、デバイスの許容範囲内に電位振動を抑える程度
にゆるやかにノードN12の電圧を立上げなければならな
い。このようにしてオン状態となったNMOS33により、出
力端子29の電圧は“0"レベルとなる。なお、この場合の
ノードN12及びデータ出力の信号波形は、従来例（第４
図（ａ）の破線波形）と同じとした。First, since the output enable signal OE is at the “1” level, the antiphase output enable signal “is at the“ 0 ”level, and the internal data bus 7 is at the“ 1 ”level, the output node N11 of the NAND gate 34 is“ 1 ”. At 0 "level, PMOS 32 is on, similarly N
The output node N12 of the OR gate 35 is also NMO at "0" level.
Since S33 is off, “1” level is output to the output terminal 29. When the internal data bus 7 changes from this state to the “0” level, the output node N11 of the NAND gate 34 changes to the “1” level, so that the PMOS 32 is turned off. Further, the output node N12 of the NOR gate 35 transitions from the “0” level to the “1” level, turning the NMOS 33 from the off state to the on state. At this time, if the rising speed of the voltage of the output side node N12 is increased, the NMOS
Since the discharge current of 33 causes potential oscillation in the power supply potential VCC and the ground potential VSS, as shown by the dashed waveform in FIG. 5 (a), the node is gently reduced to such an extent that the potential oscillation is suppressed within the allowable range of the device. The voltage of N12 must be raised. With the NMOS 33 turned on in this way, the voltage of the output terminal 29 becomes “0” level. In this case, the signal waveforms of the node N12 and the data output are the same as those of the conventional example (fourth example).
(A broken line waveform in FIG. 7A).

本実施例は、以上のような通常の出力回路に、負帰還
回路40を付加したものである。負帰還回路40において、
逆相出力イネーブル信号▲▼と内部データバス７が
“0"レベルの場合、ノードN12が“0"レベルの時はNORゲ
ート42の出力が“1"レベルとなってNMOS41がオンし、ノ
ードN12を“1"レベルへと上昇させる。逆にノードN12が
“1"レベルの時は、NORゲート42の出力が“0"レベルと
なり、NMOS41はオフ状態となる。なお、負帰還回路40に
よりノードN12のレベルをどれ程まで上昇させるかは、N
ORゲート42のノードN12をゲート入力とするPMOSとNMOS
のコンダクタンス比で決まる。例えば、その境界電圧を
NMOSトランジスタの閾値電圧Vtnにするためには、前記P
MOSに対して前記NMOSのコンダクタンスを十分に大きく
しておけばよい。In this embodiment, a negative feedback circuit 40 is added to the above-described ordinary output circuit. In the negative feedback circuit 40,
When the antiphase output enable signal ▲ ▼ and the internal data bus 7 are at “0” level, when the node N12 is at “0” level, the output of the NOR gate 42 is at “1” level to turn on the NMOS 41, and the node N12 To "1" level. Conversely, when the node N12 is at "1" level, the output of the NOR gate 42 is at "0" level, and the NMOS 41 is turned off. Note that how much the level of the node N12 is increased by the negative feedback circuit 40 depends on N
PMOS and NMOS with gate N12 of OR gate 42
Is determined by the conductance ratio of For example, the boundary voltage
In order to set the threshold voltage Vtn of the NMOS transistor,
What is necessary is just to make the conductance of the NMOS sufficiently larger than the MOS.

次に、負帰還回路40を加えた第１図の０“0"レベル出
力時の動作を説明する。Next, the operation at the time of outputting the 0 “0” level in FIG. 1 to which the negative feedback circuit 40 is added will be described.

最初、出力イネーブル信号OEは“1"レベル、逆相出力
イネーブル信号▲▼は“0"レベル、内部データバス
７は“1"レベルである。NANDゲート34の出力側ノードN1
1は“0"レベルとなり、PMOS32がオン状態、NORゲート42
の出力は“0"レベルでNMOS41がオフ状態のため、NMOS33
のゲート側ノードN12のレベルはNORゲート35で決まり、
“0"レベル、つまりオフ状態である。これにより、出力
端子29には“1"レベルが出力されている。First, the output enable signal OE is at "1" level, the negative phase output enable signal ▲ is at "0" level, and the internal data bus 7 is at "1" level. Output node N1 of NAND gate 34
1 becomes “0” level, PMOS 32 is turned on, NOR gate 42
Output is “0” level and the NMOS41 is in the OFF state.
The level of the gate side node N12 is determined by the NOR gate 35,
This is the “0” level, that is, the off state. As a result, the “1” level is output to the output terminal 29.

この状態から内部データバス７が“0"レベルに変化し
た時、NANDゲート34の出力側ノードN11が“1"レベルと
なるため、PMOS32はオフ状態となる。When the internal data bus 7 changes from this state to the “0” level, the output node N11 of the NAND gate 34 changes to the “1” level, so that the PMOS 32 is turned off.

一方、入力信号が全て“0"レベルとなったNORゲート3
5,42の出力信号は、“0"レベルから同時に上昇を開始す
る。ところが、NORゲート35の負荷容量となるNMOS33の
ゲート容量が大きいことに加えて、NORゲート35の駆動
能力をノイズ対策として小さくしていること、及びNMOS
41のゲート・ソース間容量のブースト効果によりNORゲ
ート42の出力側ノードは急速に上昇するため、出力側ノ
ードN12の初期充電は大部分がNMOS41によって行われ
る。このようにして、ノードN12のレベルが急速に閾値
電圧Vtnまで上昇すると、NORゲート42は今度はそのレベ
ルを検出してその出力レベルを“0"レベルへと移行させ
るため、NMOS41がオフ状態となる。その後のノードN12
の充電はNORゲート35が行うため、NMOS33はノイズを発
生しない程度にゆっくりと負荷容量22の電荷を放電し、
出力端子29を“0"レベルにする。以上の動作のうち、ノ
ードN12と出力端子29の波形が第５図（ａ）に、またこ
のときの電源電位VCCと接地電位VSSの波形が第５図
（ｂ）の実線で示されている。第５図（ｂ）の波形は、
従来例での電源電位VCCと接地電位VSSであり、本実施例
ではこれら従来例における電源の電位振動をそのまま時
間軸にそって負方向にシフトさせた形となる。すなわ
ち、ノイズの発生を従来と同レベルに抑えながら、高速
動作が可能となる。On the other hand, the NOR gate 3 where the input signals are all “0” level
The output signals 5 and 42 simultaneously start rising from the “0” level. However, in addition to the large gate capacitance of the NMOS 33, which serves as the load capacitance of the NOR gate 35, the drive capability of the NOR gate 35 is reduced as a measure against noise.
Since the output node of the NOR gate 42 rapidly rises due to the boost effect of the gate-source capacitance of the node 41, the initial charging of the output node N12 is mostly performed by the NMOS 41. In this way, when the level of the node N12 rapidly rises to the threshold voltage Vtn, the NOR gate 42 detects this level and shifts its output level to the “0” level, so that the NMOS 41 is turned off. Become. Subsequent node N12
Is charged by the NOR gate 35, so that the NMOS 33 slowly discharges the charge of the load capacitance 22 so as not to generate noise.
Set the output terminal 29 to “0” level. Among the above operations, the waveforms of the node N12 and the output terminal 29 are shown in FIG. 5A, and the waveforms of the power supply potential VCC and the ground potential VSS at this time are shown by solid lines in FIG. 5B. . The waveform in FIG.
These are the power supply potential VCC and the ground potential VSS in the conventional example. In this embodiment, the potential oscillation of the power supply in the conventional example is directly shifted in the negative direction along the time axis. That is, high-speed operation can be performed while suppressing generation of noise to the same level as in the related art.

また、本発明は“1"レベルのデータ出力を高速にする
手段としても容易に適用でき、その実施例を第６図、第
７図に示す。Further, the present invention can be easily applied as a means for increasing the data output speed of "1" level, and an embodiment thereof is shown in FIG. 6 and FIG.

第６図は、第２の実施例を示すデータ出力回路の要部
回路図である。このデータ出力回路において、内部デー
タバス７及び逆相出力イネーブル信号▲▼を入力と
するNORゲート34Aの出力側ノードN11Aは、電源電位VCC
と出力端子29にドレイン・ソースをそれぞれ接続された
NMOS32Aのゲートに入力される。電源電位VCCと出力側ノ
ードN11Aにドレイン・ソースがそれぞれ接続されたNMOS
41のゲートには、内部データバス７、逆相出力イネーブ
ル信号▲▼及び出力側ノードN11Aを入力とするNOR
ゲート42の出力が入力される。なお、出力端子29には、
例えば第１図のNMOS33が接続されている。FIG. 6 is a main part circuit diagram of a data output circuit showing a second embodiment. In this data output circuit, the output side node N11A of the NOR gate 34A to which the internal data bus 7 and the negative phase output enable signal ▲ are input is connected to the power supply potential VCC.
And drain terminal connected to output terminal 29, respectively.
Input to the gate of NMOS32A. NMOS with drain and source connected to power supply potential VCC and output side node N11A respectively
A gate of the NOR gate 41 receives the internal data bus 7, the negative-phase output enable signal ▲ ▼, and the output node N11A.
The output of the gate 42 is input. The output terminal 29
For example, the NMOS 33 of FIG. 1 is connected.

この第２の実施例の動作は、第１の実施例の動作と同
様であり、逆相出力イネーブル信号▲▼及び内部デ
ータバス７がともに“0"レベルとなった時、NORゲート4
2とNMOS41によりNMOS32Aの閾値電圧Vtnまで出力側ノー
ドN11Aのレベルを急速に立上げ、その後、NORゲート34A
によりゆっくりと充電する。これにより、NMOS32Aの充
電電流による電源電位VCCの電位振動を、従来と同レベ
ルに抑えながら、高速な“1"読出しが可能となる。The operation of the second embodiment is the same as that of the first embodiment. When both the antiphase output enable signal ▲ and the internal data bus 7 become “0” level, the NOR gate 4
2 and the NMOS 41 rapidly raise the level of the output node N11A to the threshold voltage Vtn of the NMOS 32A, and then the NOR gate 34A
Charge more slowly. Thus, high-speed "1" reading can be performed while suppressing the potential oscillation of the power supply potential VCC due to the charging current of the NMOS 32A to the same level as that of the related art.

第７図は、第３の実施例を示すデータ出力回路の要部
回路図であり、“1"出力用のトランジスタがPMOS32であ
る場合の例が示されている。内部データバス７及び出力
イネーブル信号OEを入力とするNANDゲート34の出力側ノ
ードN11は、電源電位VCCと出力端子29にドレイン・ソー
スをそれぞれ接続されたPMOS32のゲートに接続されてい
る。出力側ノードN11は、NMOS41及びANDゲート42Aから
なる負帰還回路40Aに接続されている。出力側ノードN11
と接地電位VSSにドレイン・ソースがそれぞれ接続され
たNMOS41のゲートは、内部データバス７、出力イネーブ
ル信号OE及び出力側ノードN11を入力とするANDゲート42
Aの出力に接続されている。なお、出力端子29には、他
の出力用トランジスタが接続されている。FIG. 7 is a main part circuit diagram of a data output circuit showing the third embodiment, and shows an example in which a transistor for outputting "1" is a PMOS32. The output node N11 of the NAND gate 34 to which the internal data bus 7 and the output enable signal OE are input is connected to the power supply potential VCC and the gate of the PMOS 32 whose drain and source are connected to the output terminal 29, respectively. The output side node N11 is connected to a negative feedback circuit 40A including an NMOS 41 and an AND gate 42A. Output node N11
The gate of an NMOS 41 whose drain and source are connected to the ground potential VSS is connected to an internal data bus 7, an output enable signal OE, and an AND gate 42 to which an output node N11 is input.
Connected to A output. Note that another output transistor is connected to the output terminal 29.

この第３の実施例の動作を説明すると、出力イネーブ
ル信号OE及び内部データバス７がともに“1"レベルとな
った時、ANDゲート42AとNMOS41により、出力側ノードN1
1のレベルを所定の電圧まで急速に立下げ、前記所定の
電圧を検知してANDゲート42AがNMOS41をオフ状態にした
後は、NANDゲート34により、出力側ノードN11のレベル
をゆっくりと立下げる。このように本発明は、“1"出力
用のトランジスタがPMOS32であっても、極性反転により
適用可能である。The operation of the third embodiment will be described. When the output enable signal OE and the internal data bus 7 both become "1" level, the output node N1 is output by the AND gate 42A and the NMOS 41.
1 rapidly falls to a predetermined voltage, and after the predetermined voltage is detected and the AND gate 42A turns off the NMOS 41, the level of the output node N11 is slowly lowered by the NAND gate 34. . As described above, the present invention can be applied by reversing the polarity even when the transistor for outputting “1” is the PMOS 32.

なお、本発明は図示の実施例に限定されず、種々の変
形が可能である。例えば第１図の出力用NMOS33を、前記
文献のように複数個並列に接続し、それらの導通開始時
刻を順次異ならせて導通させるよにすれば、ノイズを低
減させつつ、データ読出し速度の高速化が図れる。Note that the present invention is not limited to the illustrated embodiment, and various modifications are possible. For example, if a plurality of output NMOSs 33 shown in FIG. 1 are connected in parallel as described in the above-mentioned document and their conduction start times are sequentially made different so as to conduct them, the noise can be reduced and the data read speed can be increased. Can be achieved.

（発明の効果） 以上詳細に説明したように、第１および第２の発明に
よれば、負帰還回路を設けて出力用MOSトランジスタの
ゲートの充放電を２段階のスピードで制御するようにし
たので、出力用MOSトランジスタのスイッチングによる
ノイズの発生を従来と同じレベルに抑えながら、高速動
作を実現できる。その上、この発明は、出力用MOSトラ
ンジスタのゲートを独立に駆動する種々の出力回路に適
用可能である。(Effects of the Invention) As described above in detail, according to the first and second inventions, the negative feedback circuit is provided to control the charging and discharging of the gate of the output MOS transistor at two stages of speed. Therefore, high-speed operation can be realized while suppressing generation of noise due to switching of the output MOS transistor to the same level as that of the related art. In addition, the present invention is applicable to various output circuits that independently drive the gates of output MOS transistors.

【図面の簡単な説明】[Brief description of the drawings]

第１図は本発明の第１の実施例を示すデータ出力回路の
回路図、第２は従来の半導体メモリの構成ブロック図、
第３図は第２図中のデータ出力回路の回路図、第４図
（ａ），（ｂ）は第３図の動作波形図、第５図（ａ），
（ｂ）は第１図の動作波形図、第６図及び第７図は本発
明の第2,第３の実施例を示すデータ出力回路の要部回路
図である。 28……データ出力回路、29……出力端子、32……出力用
PMOS、32A,33……出力用NMOS、34……NANDゲート、34A,
35……NORゲート、40,40A……負帰還回路、41……NMO
S、42……NORゲート、42A……ANDゲート、OE……出力イ
ネーブル信号、▲▼……逆相出力イネーブル信号、
VCC……電源電圧、VSS……接地電位。FIG. 1 is a circuit diagram of a data output circuit showing a first embodiment of the present invention, FIG. 2 is a block diagram showing a configuration of a conventional semiconductor memory,
FIG. 3 is a circuit diagram of the data output circuit in FIG. 2, FIGS. 4 (a) and (b) are operation waveform diagrams of FIG. 3, and FIGS.
(B) is an operation waveform diagram of FIG. 1, and FIGS. 6 and 7 are main part circuit diagrams of a data output circuit showing the second and third embodiments of the present invention. 28 …… Data output circuit, 29 …… Output terminal, 32 …… For output
PMOS, 32A, 33 ... NMOS for output, 34 ... NAND gate, 34A,
35… NOR gate, 40, 40A …… Negative feedback circuit, 41 …… NMO
S, 42: NOR gate, 42A: AND gate, OE: Output enable signal, ▲ ▼: Negative phase output enable signal,
VCC: Power supply voltage, VSS: Ground potential.

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】出力端子と電源電位あるいは接地電位との
間に接続された出力用MOSトランジスタと、入力に少な
くとも１つの制御信号が接続され前記出力用MOSトラン
ジスタのゲートを充放電するゲート駆動手段とを備えた
データ出力回路において、 前記制御信号と前記ゲート駆動手段の出力側ノードに基
づき、前記ゲートに対して負帰還をかけて前記ゲートを
充電あるいは放電することで前記出力用MOSトランジス
タを急速にオン状態にし、その後、充電あるいは放電を
中止する負帰還回路を設けたことを特徴とするデータ出
力回路。An output MOS transistor connected between an output terminal and a power supply potential or a ground potential; and a gate drive means connected to at least one control signal at an input for charging and discharging the gate of the output MOS transistor. In the data output circuit, the output MOS transistor is rapidly charged by applying negative feedback to the gate and charging or discharging the gate based on the control signal and the output node of the gate driving means. A data output circuit, further comprising a negative feedback circuit for turning on and then stopping charging or discharging. 【請求項２】請求項１記載のデータ出力回路において、 前記負帰還回路は、電源電位と前記出力用MOSトランジ
スタのゲートとの間に接続された充放電用MOSトランジ
スタと、前記ゲート駆動手段の出力側ノード及び前記制
御信号を入力して前記充放電用MOSトランジスタのゲー
トを駆動するゲート回路とで構成したデータ出力回路。2. The data output circuit according to claim 1, wherein said negative feedback circuit includes a charge / discharge MOS transistor connected between a power supply potential and a gate of said output MOS transistor; A data output circuit comprising an output node and a gate circuit that receives the control signal and drives the gate of the charge / discharge MOS transistor.