JPH02250431A - Pll circuit - Google Patents

Abstract

PURPOSE:To obtain a clock synchronously with a digital signal by integrating a frequency difference between a clock frequency and the bit frequency of an input digital signal, converting the frequency difference into a frequency control signal and adding the signal to the frequency control signal of a variable frequency generating means. CONSTITUTION:A frequency difference detection means 18 detects a frequency difference between the frequency fc of an output clock and the reference frequency fN of a reference signal. An integration means 19 integrates the detected frequency difference. A frequency control signal adding means 20 converts the result of integration into a frequency signal to add the signal to the frequency control signal of the variable frequency generating means. Thus, even when the bit frequency fb of the input digital signal is lower, since no synchronizing step-out takes place, the variable frequency oscillating circuit with high stability and narrow capture range is applied to the variable frequency generating means.

Description

【発明の詳細な説明】[Detailed description of the invention]

ｆ産業上の利用分野］ この発明はディジタル信号記録再生装置等において、デ
ィジタル信号からこれと同期したクロック信号を得る（
位相ロックループ回路（以下、ｒＰＬＬ回路」という）
に関する。 〔従来の技術］ 従来、この種のクロック信号発生装置として、第２図に
示すＰ　Ｌ　ｌ、回路が一般に使用されてきた。 同図において、　（＋）は位相比較回路、（２）は電圧
制御発振回路で、位相比較回路（１）においてビット周
波数ｆｂのデジタル入力信号へと、発振回路（２）の出
力クロック信号Ｃどの位相差を検出し、その位相差に応
じた信号Ｂで電圧制御発振回路（２）の出力周波数およ
び位相を制御し、電圧制御発振回路（２）から入力デジ
タル信号Ａに同期したクロック信号Ｃを得ていた。 この第２図に示されたｒ’　Ｌ　Ｌ回路は、第３図に示
すような動作特性を有している。第３図は入力信号λの
ビット伝送速度、即ちビット周波数ｆｂを変化させた場
合の位相差信号Ｂの変化を示したものて、ピット周波数
ｆｂを十分低いところから徐々に高くしていくと、当初
はクロック信号Ｃはデジタル信号Ａと同期せずに発振中
心周波数ｆｏなるクロック信号となっている。ひき続き
ｆｂを徐々に高くしていくと、ｂ２においてクロック信
号はデジタル信号Ａと同期し、クロック信号Ｃの周波数
ｆｃはｆｂと同一ζなる。さらにｆｂを高くしていくと
ｂ４においてクロック信号Ｃとデジタル信号Ａとの同期
は外れ、ｆｃ＝ｆｏとなる。逆にｆｂを十分高いところ
から下降させていくと、ｂ３において両信号は同期し、
ｂｌににて同期が外れる。Field of Industrial Application] This invention is for obtaining a clock signal synchronized with a digital signal from a digital signal in a digital signal recording/reproducing device or the like.
Phase-locked loop circuit (hereinafter referred to as "rPLL circuit")
Regarding. [Prior Art] Conventionally, a PLL circuit shown in FIG. 2 has been generally used as this type of clock signal generating device. In the figure, (+) is a phase comparison circuit, (2) is a voltage controlled oscillation circuit, and in the phase comparison circuit (1), the output clock signal C of the oscillation circuit (2) is input to the digital input signal of bit frequency fb. The phase difference is detected, the output frequency and phase of the voltage controlled oscillation circuit (2) are controlled by the signal B corresponding to the phase difference, and the clock signal C synchronized with the input digital signal A is sent from the voltage controlled oscillation circuit (2). I was getting it. The r' L L circuit shown in FIG. 2 has operating characteristics as shown in FIG. 3. Figure 3 shows the change in the phase difference signal B when the bit transmission rate of the input signal λ, that is, the bit frequency fb, is changed.As the pit frequency fb is gradually increased from a sufficiently low level, Initially, the clock signal C is not synchronized with the digital signal A and is a clock signal having an oscillation center frequency fo. As fb continues to be gradually increased, the clock signal synchronizes with the digital signal A at b2, and the frequency fc of the clock signal C becomes ζ, which is the same as fb. As fb is further increased, the clock signal C and digital signal A become out of synchronization at b4, and fc=fo. Conversely, if fb is lowered from a sufficiently high position, both signals will synchronize at b3,
Synchronization is lost at bl.

【発明が解決しようとする課題】[Problem to be solved by the invention]

以上のようなＰＬＬ回路をデジタル信号のクロック信号
発生装置として使用した場合、次のようない（つかの問
題点があった。 まず第１に入力信号Ａがデジタル信号であるため、デジ
タル信号の反転間隔がビット周波数ｆｂ、クロック周波
数ｆｃより相当少ない。（デジタル信号が１０１０１０
・・・とビット毎に反転する場合が最高で、このときの
周波数がｆｂに等しい）ため、入力デジタル信号Ａ中に
含まれるクロック信号と位相比較される情報が少ない、
そのために電圧制御発振回路（２）に１分安定度の高い
ものを使用しないと誤制御を生じたり、同期外れを起こ
す頻度が人となる。 第２に、電圧−制御発振回路（２）が温度変化等によっ
て特性変化を生ずると、第３図に示した特性も左右にず
れ、ある温度では同期が得られた入力デジタル信号へに
対しても、温度が変化すると同期が得られないような場
合もある。 第３に、上記のように入力デジタル信号Ａの反転間隔が
長くても同期外れが生じず、かつ温度変化に対しても特
性を変化させないためには安定度の高い電圧制御発振回
路を用いる必要があるが、このように安定度の高い電圧
制御発振回路では、第３図に示した同期化可能な周波数
範囲、即ちキャプチャレンジ（Ｃａｐｔｕｒｅ　　Ｒａ
ｎｇｅ）が広くとれず、これを広くとるように設計すれ
ば安定度の高い回路は得られないといった欠点を有して
いた。 この発明は、上記のような問題点を解決するためになさ
れたもので、比較的安定な可変周波数発振回路を用いて
キャプチャレンジが比較的狭くなっても容易にデジタル
信号に同期したクロックが得られるＰＬＬ回路を得るこ
とを目的する。 〔課題を解決するための手段］ この発明に係るＰ　Ｌ　Ｌ回路は無信号区間内において
自動的に周波数補正動作を行なうＰＬＬ回路であって、
入力されたディジタル信号に同期したクロックを出力す
る可変周波数発生手段と、上記クロックの周波数ｆｃと
Ｆ記ディジタル信号のビット周波数ｆｂとの周波数差を
検出する周波数差検出手段と、この周波数差検出結果を
積分する積分１段と、この積分結果を周波数制御用信号
に変換して上記可変周波数発生手段の周波数制御信号に
加算する周波数制御信号印加手段とを備えたものである
。When the above-mentioned PLL circuit is used as a clock signal generator for digital signals, there are some problems as follows.First of all, since the input signal A is a digital signal, the inversion of the digital signal The interval is considerably smaller than the bit frequency fb and clock frequency fc. (If the digital signal is 101010
..., and the frequency is equal to fb), so there is little information to be compared in phase with the clock signal contained in the input digital signal A.
For this reason, unless a voltage controlled oscillation circuit (2) with high one-minute stability is used, erroneous control or synchronization will occur more frequently. Second, when the characteristics of the voltage-controlled oscillator circuit (2) change due to changes in temperature, the characteristics shown in Figure 3 also shift left and right, and at a certain temperature, the characteristics of the input digital signal, which was synchronized, will change. However, if the temperature changes, synchronization may not be achieved. Thirdly, as mentioned above, it is necessary to use a highly stable voltage controlled oscillation circuit in order to prevent synchronization even if the inversion interval of the input digital signal A is long and to keep the characteristics from changing due to temperature changes. However, in such a highly stable voltage controlled oscillation circuit, the synchronizable frequency range shown in Figure 3, that is, the capture range (Capture Ra
nge) cannot be set wide, and if designed to have a wide range, a circuit with high stability cannot be obtained. This invention was made to solve the above-mentioned problems, and uses a relatively stable variable frequency oscillation circuit to easily obtain a clock synchronized with a digital signal even if the capture range is relatively narrow. The purpose of this invention is to obtain a PLL circuit that can be used. [Means for Solving the Problems] The PLL circuit according to the present invention is a PLL circuit that automatically performs a frequency correction operation within a no-signal period,
variable frequency generating means for outputting a clock synchronized with an input digital signal; frequency difference detecting means for detecting a frequency difference between the frequency fc of the clock and the bit frequency fb of the F digital signal; and a result of this frequency difference detection. , and frequency control signal application means for converting the integration result into a frequency control signal and adding it to the frequency control signal of the variable frequency generation means.

【作用】[Effect]

可変周波数発生手段は、入力ディジタル信号と出力クロ
ックとの位相差を検出し、この位相差がＯとなるような
周波数制御信号を発生して入力ディジタル信号に同期し
たクロックを出力する。周波数差検出１段は、出力クロ
ックの周波数ｆｃと、基準信号の周波数［、との周波数
差を検出する。積分手段は、検出された周波数差を積分
する。周波数制御用信号加算手段は、積分結果を周波数
信号に変換して上記可変周波数発生手段の周波数制御信
号に加算する。この結果、入力デイジタル信−号のビッ
ト周波数ｆｂが低くなっても同期外れが生じることがな
いので、可変周波数発生手段に安定度が高く、キャプチ
ャレンジの狭いｕ１変周波数発振回路を適用することが
できる。 〔発明の実施例〕 以Ｆこの発明の−・実施例を図について説明する。 第１図は、この実施例のブロック回路図である。図にお
いて、　（３）はアナログコンパレータで、位相比較器
（１）の出力信号と、後述する周波数制御用信号印加手
段（２０）の出力信号とが、外付回路（１７）を介して
入力され、その出力信号が電圧制御発振回路（２）に入
力される。（１８）は周波数差検出回路で、カウンタ（
４）とｌ／Ｎ分周回路（６）で構成され、カウンタ（４
）はロード値ｍがロードされ、電圧制御発振器（２）の
出力クロック化づＣを所定数′カウントする。ｌ／Ｎ分
周回路（６）は、入力された周波数ｆｉｌの第１の基準
信号ＳｔのＮ周期ごとにカウンタ（４）にロード信号り
を出力するとともに、後述するシフトレジスタ（８）に
、カウンタ（４）のカウント値Ｅをロードする信号を出
力する。（１９）は積分回路で、シフトレジスタ（８１
、１ビツトフルアダ（９）、キャリーラッチ（２１）お
よびシフトレジスタ（１０）で構成され、シフトレジス
タ（８）はパラレルデータとして入力されたカウント値
ＥをシリアルデータＦに変換して１ビツトフルアダ（９
）のＢ入力に入力し。 １ビツトフルアダ（９）のキャリー出力Ｇはキャリーラ
ッチ（２目に一度ラッチされ、キャリーラッチ（２１）
の出力Ｈは１ビツトフルアダ（９）のキャリー入力Ｃｉ
に入力され、加算出力ｌはシフトレジスタ（ｌＯ）に入
力されて蓄えられるとともに、その値ｊは１ビツトフル
アダ（９）の八入力に入力される。この結果、カウンタ
（４）からシフトレジスタ（８）にロードされたカウン
ト値［吃と、それより前にシフトレジスタ（１０）に蓄
えられていたデータと、１つ曲の加算において生じたキ
ャリーラッチ（２１）の出力■とが加算され、加算結果
Ｋがラッチ（１１）に出力される。このように、加算手
段（１９）は、カウント値Ｅの積分動作が行なわれる。 （２０）は周波数制御用信号印加手段で、ラッチ（Ｉ　
Ｉ）　、コンパレータ（１２）およびカウンタ（１３）
で構成され、カウンタ（１３）は第２の基９４４号Ｓ２
を所定数カウント動作を行う自走カウンタで、そのカウ
ント値Ｍはコンパレータ（１２）に入力され、ラッチ（
１１）から入力される出力値りとの大小が比較され、こ
の大小比較結果Ｎは外付回路（８）に入力されて位相比
較回路（１）の出力と抵抗加算され、アナログコンパレ
ータ（３）を介して電圧制御発振回路（２）に制御信号
として印加される。 次に動作について説明する。カウンタ（４）のロード値
ｍは、第１の基準信号Ｓｌのｌ／Ｎ分周信号りの周波数
ｆ、と、入力ディジタル信号へのビット周波数ｆｂの１
　／　ｍの周波数ｆｍがほぼ等しくなる様に設定される
。 但し、ロード値ｍには２補数表現であら゛わされる正負
の数等の様な土Ｏ１または所定の定数Ｑを基準として示
される値を用いて出力クロックＣにてカウンタ（４）を
ｍカウントさせたときのカウント値Ｅの値が±０、また
はＱとなるように決める。ここでピット周波数「ｂと出
力クロックＣの周波数ｆｃが等しいとき、ｌ／Ｎ分周回
路（６）をカウンタで構成すれば、第１の基準信号Ｓ１
をＮカウント計数した時点と、カウント値Ｅの値が±０
、またはＱとなった時点とが一致する。このように周波
数差検出回路（１８）を構成すれば、ピット周波数ｆｂ
のｌ　／　ｍの周波数ｆｍと、出力クロックＣの周波数
ｆｃと、第１の基準信号Ｓ１の１／Ｎの周波数ｆ、がと
もに等しいとき、シフトレジスタ（８）にロードされる
カウンタ（４）のカウント値Ｅは、±０、またはＱとな
る。したがって、カウント値Ｅが±０、またはＱ以外の
ときは、ｆｓ−ｆｍ＃ｆＨ−ｆｍｃ　（ｆｍｃ　：出力
クロックＣｌｊｔｍ分周したときの周波数）の関係とな
り、入力ディジタル信号Ａのビット周波数ｆｂと出力ク
ロックＣの周波数「Ｃとの差を検出することができる。 また、このときカウント値Ｅが、Ｅく０、またはＥ’、
　＜　Ｑのときは、ｆｂ＞ｆｃであり、カウント値Ｅが
１；：　＞　０　、またはＩＦ、　＞　Ｑのときはｆ　
ｂ＜　ｆ　ｃである。 さらに、積分回路（１９）は、ｆｂ＞ｆｃ、またはｆｂ
＜ｆｃとなったときの周波数差を、カウント値Ｅの値と
して入力し、積分する動作を行なう。 この積分回路（＋９）はカウント値Ｅを加算する回数を
Ｐ回とすれば、１回の加算結果が発生する周期は、Ｐ／
ｆ、であり、低域強調形のフィルタとして動作する。こ
のＰ／ｆ、毎に加算結果Ｋをラッチ（１１）にラッチし
、ラッチデータ［、をカウンタ等で所定数カウントし、
その出力をＰＷＭ化して出力した場合は、周期Ｐ／ｆＮ
毎に電圧制御発振回路（３）の周波数制御が行なわれる
ことになる。したがって、ｆｂ＝ｆｃとなるように制御
されるための収束時間は、Ｐ／ｆ、の１倍となる。 この収束時間の遅延を補正するのが、カウンタ（１３）
とコンパレータ（１２）で構成された周波数制御用信号
印加手段（２０）であって、−次のノイズシェーバと同
等の動作を行なう部分である。以下この部分の動作につ
いて説明する。 第２の基準信号Ｓ、の周波数ｆＡを、ｆｂ＞ｆ　ａ　＞
　ｒ　Ｎとなるように、ｆＨより高めに設定しておき、
ＳカウントしたときにＯにもどる自走カウンタな用いた
カウンタ（１３）のカウント値Ｍと、ラッチ（１１）の
出力りの大小判定をコンパレータ（１２）で行ない、コ
ンパレータ（１２）の出力ＮをＡ〉Ｂのとき“１１”　
Ａ≦Ｂのとき“Ｌ”となる。クロックとして出力するよ
うに構成すると、出力Ｎが“１１“または“Ｌ”に変化
する最大反転間隔は５ｌｆＡ最小反転間隔は１／ｆＡと
なる。 したがって、Ｓ／ｆＡ　＜Ｐ／ｆ、４となるように第２
の基準信号Ｓ８の周波数ｆＡと、カウンタ（１３）の最
大カウント値Ｓを設定すると、電圧制御発振回路（３）
は、Ｐ　／　ｆ　ＮのＲ倍よりはやくｆ　ｂ＝　ｆ　ｃ
となるように収束し、シフトレジスタ（８）　　　（１
０）および１ビツトフルアダ（９）からなる加算回路（
１９）によるｆｉ量子化ノイズを低減し、電圧制御発振
回路（３）を制御する間隔を短縮することができる。 以上のようにして電圧；−制御発振回路（３）は出力ク
ロックＣの周波数ｒｃと入力ディジタル信号へのビット
周波数ｆｂがｆｂ＝ｒｃとなるように制御されるので、
無信号区間内で一度周波数制御を行なえば位相比較回路
（１）により容易に位相同期がかかるようになる。 なお、に記実施例では、電圧制御発振回路（３）を用い
たが、外付回路（＋？）の構成によっては他の０■変周
波数発振回路を用いることもできる。また、出力クロッ
クＣをロード値ｍによりｍ分周するカウンタ（４）と、
第１の基準信号Ｓ１をｌ／Ｎする分周回路（６）を用い
て周波数差を検出する周波数差検出回路（１８）を構成
したが、ディジタル信号のビット周波数ｒｂと、第１の
基準信号Ｓ。 の周波数ｆ、の最小公倍数Ｘ、Ｙを求め、それぞれＸカ
ウント、Ｙカウントするカウンタな用いて１／Ｎ分周回
路（６）とカウンタ（４）とを構成し、双方の周波数差
Ｚを検出するようにしても良い。 また、上記実施例では、積分回路（１９）はシフトレジ
スタを用いたシリアル演算回路を示したが。 演算の高速化を図るために、並列加算器およびラッチか
らなるパラレル演算回路で構成しても良い。 また１、Ｆ記実施例では、積分回路（１９）を周波数差
Ｚをディジタル的に積分する回路例を示したが、アナロ
グの完全積分形フィルタ、および低域強調形フィルタを
用いた構成としても同波数差Ｚをディジタル的に検出し
た際の量子化ノイズを除去することができる。さらに、
上記実施例では１周波数制御信号印加手段（２０）を、
カウンタ（１３）の出力Ｍと、ラッチ（１１）の出力り
の大小判定をコンパレータ（１２）により行うことで演
算ノイズを低減する構成としたものを示したが、通常の
△−Σ変換回路で構成されるノイズシェーバを用いても
よい。 〔発明の効果〕 以上のように、この発明によれば、無信号区間内におい
て自動的に周波数補ＩＥ動作を行なうＰ　Ｌ　１回路で
あって、入力されるディジタル信号に同期したクロック
を可変周波数発生手段で発生し、このクロックの周波数
「Ｃと、上記ディジタル信号のビット周波数「ｂとの周
波数差を検出して積分し、この積分結果を周波数制御用
信号に変換して］−記６■変周波散発’を手段の周波数
制御信号に加算するように構成したｌ）　Ｌ、　シ回路
であるから、キャプチャレンジが比較的に狭く、比較的
に安定な可変周波発振回路を用いたディジタル信号を入
力とするｐ　１．　ｔ、回路を得ることができる効果が
ある。The variable frequency generating means detects a phase difference between the input digital signal and the output clock, generates a frequency control signal such that this phase difference becomes O, and outputs a clock synchronized with the input digital signal. The first stage of frequency difference detection detects the frequency difference between the frequency fc of the output clock and the frequency [,] of the reference signal. The integrating means integrates the detected frequency difference. The frequency control signal addition means converts the integration result into a frequency signal and adds it to the frequency control signal of the variable frequency generation means. As a result, synchronization does not occur even if the bit frequency fb of the input digital signal becomes low, so it is possible to apply the U1 variable frequency oscillation circuit, which has high stability and a narrow capture range, to the variable frequency generation means. can. [Embodiments of the Invention] Hereinafter, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a block circuit diagram of this embodiment. In the figure, (3) is an analog comparator, into which the output signal of the phase comparator (1) and the output signal of frequency control signal application means (20), which will be described later, are input via an external circuit (17). , its output signal is input to the voltage controlled oscillation circuit (2). (18) is a frequency difference detection circuit, which has a counter (
4) and an l/N frequency divider circuit (6).
) is loaded with the load value m and counts the output clock C of the voltage controlled oscillator (2) by a predetermined number '. The l/N frequency dividing circuit (6) outputs a load signal to the counter (4) every N periods of the first reference signal St of the input frequency fil, and also outputs a load signal to the shift register (8), which will be described later. Outputs a signal to load the count value E of the counter (4). (19) is an integrator circuit, and a shift register (81
, a 1-bit full adder (9), a carry latch (21), and a shift register (10).The shift register (8) converts the count value E input as parallel data into serial data F and outputs the 1-bit full adder (9).
) into the B input. The carry output G of the 1-bit full adder (9) is latched once in the second carry latch (21).
The output H is the carry input Ci of the 1-bit full adder (9).
The addition output l is input to the shift register (lO) and stored therein, and its value j is input to eight inputs of the 1-bit full adder (9). As a result, the count value loaded from the counter (4) to the shift register (8), the data previously stored in the shift register (10), and the carry latch generated in the addition of one song. (21) and the output (2) are added, and the addition result K is output to the latch (11). In this way, the addition means (19) performs an operation of integrating the count value E. (20) is a frequency control signal applying means, and a latch (I
I) , comparator (12) and counter (13)
The counter (13) is composed of the second base No. 944 S2.
is a self-running counter that counts a predetermined number of times.The count value M is input to the comparator (12), and the latch (
The magnitude comparison result N is inputted to an external circuit (8) where it is added to the output of the phase comparison circuit (1) by a resistance, and then the output value N is inputted from the analog comparator (3). is applied to the voltage controlled oscillation circuit (2) as a control signal. Next, the operation will be explained. The load value m of the counter (4) is the frequency f of the l/N frequency-divided signal of the first reference signal Sl, and 1 of the bit frequency fb of the input digital signal.
/ m is set so that the frequencies fm are approximately equal. However, the load value m is a value expressed based on O1, such as a positive and negative number expressed in two-complement number, or a predetermined constant Q, and the counter (4) is controlled by the output clock C. It is determined so that the count value E when counting is ±0 or Q. Here, when the pit frequency "b" and the frequency fc of the output clock C are equal, if the l/N frequency dividing circuit (6) is configured with a counter, the first reference signal S1
When the count value E is counted for N counts, the value of the count value E is ±0.
, or the time when Q is reached. If the frequency difference detection circuit (18) is configured in this way, the pit frequency fb
When the frequency fm of l/m of the output clock C, the frequency fc of the output clock C, and the frequency f of 1/N of the first reference signal S1 are all equal, the counter (4) loaded into the shift register (8) The count value E becomes ±0 or Q. Therefore, when the count value E is ±0 or other than Q, the relationship is fs-fm#fH-fmc (fmc: frequency when the output clock is divided by Cljtm), and the bit frequency fb of the input digital signal A and the output It is possible to detect the difference between the frequency of clock C and C. Also, at this time, if the count value E is E - 0, E',
When < Q, fb > fc, and the count value E is 1;: > 0, or IF, and when > Q, f
b<f c. Furthermore, the integrating circuit (19)
The frequency difference when <fc is inputted as the value of the count value E, and an operation of integrating is performed. If the number of times this integrating circuit (+9) adds the count value E is P times, then the period in which one addition result is generated is P/
f, and operates as a low-frequency emphasis filter. Every time this P/f, the addition result K is latched in a latch (11), and the latch data [, is counted by a predetermined number with a counter etc.
If the output is converted into PWM and output, the period P/fN
Frequency control of the voltage controlled oscillation circuit (3) is performed every time. Therefore, the convergence time for controlling so that fb=fc is 1 times P/f. The counter (13) corrects this delay in convergence time.
This is a frequency control signal applying means (20) composed of a comparator (12) and a comparator (12), and is a part that performs the same operation as the -th noise shaver. The operation of this part will be explained below. Let the frequency fA of the second reference signal S be fb>f a >
Set it higher than fH so that r N.
A comparator (12) determines the magnitude of the count value M of the counter (13) used, which is a self-running counter that returns to O when S is counted, and the output of the latch (11), and the output N of the comparator (12) is “11” when A>B
When A≦B, it becomes “L”. When configured to output as a clock, the maximum inversion interval at which the output N changes to "11" or "L" is 5lfA, and the minimum inversion interval is 1/fA. Therefore, the second
When the frequency fA of the reference signal S8 and the maximum count value S of the counter (13) are set, the voltage controlled oscillation circuit (3)
is faster than P/f N times R times f b = f c
The shift register (8) (1
0) and a 1-bit full adder (9).
19) can be reduced, and the interval for controlling the voltage controlled oscillation circuit (3) can be shortened. As described above, the voltage-controlled oscillation circuit (3) is controlled so that the frequency rc of the output clock C and the bit frequency fb to the input digital signal become fb=rc.
Once frequency control is performed within the no-signal period, phase synchronization can be easily achieved by the phase comparator circuit (1). In the embodiment described above, the voltage controlled oscillation circuit (3) is used, but depending on the configuration of the external circuit (+?), other variable frequency oscillation circuits may be used. Further, a counter (4) that divides the output clock C by m by the load value m;
Although the frequency difference detection circuit (18) for detecting a frequency difference is configured using a frequency divider circuit (6) that divides the first reference signal S1 by N/N, the bit frequency rb of the digital signal and the first reference signal S. Find the least common multiples X and Y of the frequency f, and construct a 1/N frequency divider circuit (6) and a counter (4) using counters that count X and Y, respectively, and detect the frequency difference Z between the two. You may also do this. Further, in the above embodiment, the integration circuit (19) is a serial operation circuit using a shift register. In order to speed up the calculation, a parallel calculation circuit including a parallel adder and a latch may be used. In addition, in the embodiment described in 1.F, an example of a circuit in which the integration circuit (19) digitally integrates the frequency difference Z was shown, but it can also be configured using an analog complete integration type filter and a low frequency emphasis type filter. Quantization noise when the same wave number difference Z is digitally detected can be removed. moreover,
In the above embodiment, one frequency control signal applying means (20) is
The configuration shown above uses a comparator (12) to determine the magnitude of the output M of the counter (13) and the output of the latch (11) to reduce calculation noise. A noise shaver composed of: [Effects of the Invention] As described above, according to the present invention, there is provided a P L 1 circuit that automatically performs frequency compensation IE operation within a no-signal period, in which a clock synchronized with an input digital signal is connected to a variable frequency The frequency difference between the clock frequency "C" generated by the generating means and the bit frequency "b" of the digital signal is detected and integrated, and the integration result is converted into a frequency control signal. Since it is a circuit configured to add a variable frequency sporadic signal to the frequency control signal of the means, it has a relatively narrow capture range and can capture digital signals using a relatively stable variable frequency oscillation circuit. There is an effect that a circuit can be obtained by inputting p1.t.

【図面の簡単な説明】 第１図はこの発明の一実施例のＩ）　１．、１回路の構
成を示すブロック回路図、第２図は従来のＰ　１．、　
’Ｌ回路の構成を示すブロック回路図、第３図はこの従
来例の動作特性図である。 ＋１）−・・位相比較回路、　（２）・・・電圧制御発
振回路、　（３）・・・アナログコンパレータ、　（１
？）・・・外付回路、（１８）・・・周波数差検出回路
、　＋１９１−積分回路。 （２０）−周波数制御用信号印加手段。 なお、 各図中、 同一符号は同一、 または相当部 分を示す。[BRIEF DESCRIPTION OF THE DRAWINGS] FIG. 1 shows an embodiment of the present invention I) 1. , a block circuit diagram showing the configuration of one circuit, and FIG. 2 is a conventional P1. ,
FIG. 3 is a block circuit diagram showing the configuration of the L circuit, and is a diagram showing the operating characteristics of this conventional example. +1) -... Phase comparison circuit, (2)... Voltage controlled oscillation circuit, (3)... Analog comparator, (1
? )...External circuit, (18)...Frequency difference detection circuit, +191-integrator circuit. (20) - Frequency control signal application means. In each figure, the same reference numerals indicate the same or equivalent parts.

Claims (1)

【特許請求の範囲】[Claims] （１）無信号区間内において自動的に周波数補正動作を
行なうＰＬＬ回路であつて、入力されるディジタル信号
に同期したクロックを発生する可変周波数発生手段と、
上記クロックの周波数 ｆｃと、上記入力ディジタル信号のビット周波数ｆｂと
の周波数差を検出する周波数差検出手段と、この検出さ
れた周波数差を積分する積分手段と、この積分手段の積
分結果を周波数制御用信号に変換して上記可変周波数発
生手段の周波数制御信号に加算する周波数制御信号印加
手段とを備えたことを特徴とするＰＬＬ回路。(1) A variable frequency generating means that is a PLL circuit that automatically performs a frequency correction operation within a no-signal period and that generates a clock synchronized with an input digital signal;
Frequency difference detection means for detecting a frequency difference between the frequency fc of the clock and the bit frequency fb of the input digital signal; an integrating means for integrating the detected frequency difference; and a frequency control unit for controlling the integration result of the integrating means. and frequency control signal applying means for converting the frequency control signal into a frequency control signal and adding it to the frequency control signal of the variable frequency generation means.