JPH02250431A - Pll回路 - Google Patents
Pll回路Info
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- JPH02250431A JPH02250431A JP1073101A JP7310189A JPH02250431A JP H02250431 A JPH02250431 A JP H02250431A JP 1073101 A JP1073101 A JP 1073101A JP 7310189 A JP7310189 A JP 7310189A JP H02250431 A JPH02250431 A JP H02250431A
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- Japan
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- frequency
- signal
- circuit
- control signal
- clock
- Prior art date
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- Pending
Links
- 230000010354 integration Effects 0.000 claims abstract description 9
- 238000001514 detection method Methods 0.000 claims abstract description 8
- 230000001360 synchronised effect Effects 0.000 claims description 9
- 230000010355 oscillation Effects 0.000 description 20
- 238000010586 diagram Methods 0.000 description 4
- 238000004364 calculation method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 1
- 238000013139 quantization Methods 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
f産業上の利用分野]
この発明はディジタル信号記録再生装置等において、デ
ィジタル信号からこれと同期したクロック信号を得る(
位相ロックループ回路(以下、rPLL回路」という)
に関する。 〔従来の技術] 従来、この種のクロック信号発生装置として、第2図に
示すP L l、回路が一般に使用されてきた。 同図において、 (+)は位相比較回路、(2)は電圧
制御発振回路で、位相比較回路(1)においてビット周
波数fbのデジタル入力信号へと、発振回路(2)の出
力クロック信号Cどの位相差を検出し、その位相差に応
じた信号Bで電圧制御発振回路(2)の出力周波数およ
び位相を制御し、電圧制御発振回路(2)から入力デジ
タル信号Aに同期したクロック信号Cを得ていた。 この第2図に示されたr’ L L回路は、第3図に示
すような動作特性を有している。第3図は入力信号λの
ビット伝送速度、即ちビット周波数fbを変化させた場
合の位相差信号Bの変化を示したものて、ピット周波数
fbを十分低いところから徐々に高くしていくと、当初
はクロック信号Cはデジタル信号Aと同期せずに発振中
心周波数foなるクロック信号となっている。ひき続き
fbを徐々に高くしていくと、b2においてクロック信
号はデジタル信号Aと同期し、クロック信号Cの周波数
fcはfbと同一ζなる。さらにfbを高くしていくと
b4においてクロック信号Cとデジタル信号Aとの同期
は外れ、fc=foとなる。逆にfbを十分高いところ
から下降させていくと、b3において両信号は同期し、
blににて同期が外れる。
ィジタル信号からこれと同期したクロック信号を得る(
位相ロックループ回路(以下、rPLL回路」という)
に関する。 〔従来の技術] 従来、この種のクロック信号発生装置として、第2図に
示すP L l、回路が一般に使用されてきた。 同図において、 (+)は位相比較回路、(2)は電圧
制御発振回路で、位相比較回路(1)においてビット周
波数fbのデジタル入力信号へと、発振回路(2)の出
力クロック信号Cどの位相差を検出し、その位相差に応
じた信号Bで電圧制御発振回路(2)の出力周波数およ
び位相を制御し、電圧制御発振回路(2)から入力デジ
タル信号Aに同期したクロック信号Cを得ていた。 この第2図に示されたr’ L L回路は、第3図に示
すような動作特性を有している。第3図は入力信号λの
ビット伝送速度、即ちビット周波数fbを変化させた場
合の位相差信号Bの変化を示したものて、ピット周波数
fbを十分低いところから徐々に高くしていくと、当初
はクロック信号Cはデジタル信号Aと同期せずに発振中
心周波数foなるクロック信号となっている。ひき続き
fbを徐々に高くしていくと、b2においてクロック信
号はデジタル信号Aと同期し、クロック信号Cの周波数
fcはfbと同一ζなる。さらにfbを高くしていくと
b4においてクロック信号Cとデジタル信号Aとの同期
は外れ、fc=foとなる。逆にfbを十分高いところ
から下降させていくと、b3において両信号は同期し、
blににて同期が外れる。
以上のようなPLL回路をデジタル信号のクロック信号
発生装置として使用した場合、次のようない(つかの問
題点があった。 まず第1に入力信号Aがデジタル信号であるため、デジ
タル信号の反転間隔がビット周波数fb、クロック周波
数fcより相当少ない。(デジタル信号が101010
・・・とビット毎に反転する場合が最高で、このときの
周波数がfbに等しい)ため、入力デジタル信号A中に
含まれるクロック信号と位相比較される情報が少ない、
そのために電圧制御発振回路(2)に1分安定度の高い
ものを使用しないと誤制御を生じたり、同期外れを起こ
す頻度が人となる。 第2に、電圧−制御発振回路(2)が温度変化等によっ
て特性変化を生ずると、第3図に示した特性も左右にず
れ、ある温度では同期が得られた入力デジタル信号へに
対しても、温度が変化すると同期が得られないような場
合もある。 第3に、上記のように入力デジタル信号Aの反転間隔が
長くても同期外れが生じず、かつ温度変化に対しても特
性を変化させないためには安定度の高い電圧制御発振回
路を用いる必要があるが、このように安定度の高い電圧
制御発振回路では、第3図に示した同期化可能な周波数
範囲、即ちキャプチャレンジ(Capture Ra
nge)が広くとれず、これを広くとるように設計すれ
ば安定度の高い回路は得られないといった欠点を有して
いた。 この発明は、上記のような問題点を解決するためになさ
れたもので、比較的安定な可変周波数発振回路を用いて
キャプチャレンジが比較的狭くなっても容易にデジタル
信号に同期したクロックが得られるPLL回路を得るこ
とを目的する。 〔課題を解決するための手段] この発明に係るP L L回路は無信号区間内において
自動的に周波数補正動作を行なうPLL回路であって、
入力されたディジタル信号に同期したクロックを出力す
る可変周波数発生手段と、上記クロックの周波数fcと
F記ディジタル信号のビット周波数fbとの周波数差を
検出する周波数差検出手段と、この周波数差検出結果を
積分する積分1段と、この積分結果を周波数制御用信号
に変換して上記可変周波数発生手段の周波数制御信号に
加算する周波数制御信号印加手段とを備えたものである
。
発生装置として使用した場合、次のようない(つかの問
題点があった。 まず第1に入力信号Aがデジタル信号であるため、デジ
タル信号の反転間隔がビット周波数fb、クロック周波
数fcより相当少ない。(デジタル信号が101010
・・・とビット毎に反転する場合が最高で、このときの
周波数がfbに等しい)ため、入力デジタル信号A中に
含まれるクロック信号と位相比較される情報が少ない、
そのために電圧制御発振回路(2)に1分安定度の高い
ものを使用しないと誤制御を生じたり、同期外れを起こ
す頻度が人となる。 第2に、電圧−制御発振回路(2)が温度変化等によっ
て特性変化を生ずると、第3図に示した特性も左右にず
れ、ある温度では同期が得られた入力デジタル信号へに
対しても、温度が変化すると同期が得られないような場
合もある。 第3に、上記のように入力デジタル信号Aの反転間隔が
長くても同期外れが生じず、かつ温度変化に対しても特
性を変化させないためには安定度の高い電圧制御発振回
路を用いる必要があるが、このように安定度の高い電圧
制御発振回路では、第3図に示した同期化可能な周波数
範囲、即ちキャプチャレンジ(Capture Ra
nge)が広くとれず、これを広くとるように設計すれ
ば安定度の高い回路は得られないといった欠点を有して
いた。 この発明は、上記のような問題点を解決するためになさ
れたもので、比較的安定な可変周波数発振回路を用いて
キャプチャレンジが比較的狭くなっても容易にデジタル
信号に同期したクロックが得られるPLL回路を得るこ
とを目的する。 〔課題を解決するための手段] この発明に係るP L L回路は無信号区間内において
自動的に周波数補正動作を行なうPLL回路であって、
入力されたディジタル信号に同期したクロックを出力す
る可変周波数発生手段と、上記クロックの周波数fcと
F記ディジタル信号のビット周波数fbとの周波数差を
検出する周波数差検出手段と、この周波数差検出結果を
積分する積分1段と、この積分結果を周波数制御用信号
に変換して上記可変周波数発生手段の周波数制御信号に
加算する周波数制御信号印加手段とを備えたものである
。
可変周波数発生手段は、入力ディジタル信号と出力クロ
ックとの位相差を検出し、この位相差がOとなるような
周波数制御信号を発生して入力ディジタル信号に同期し
たクロックを出力する。周波数差検出1段は、出力クロ
ックの周波数fcと、基準信号の周波数[、との周波数
差を検出する。積分手段は、検出された周波数差を積分
する。周波数制御用信号加算手段は、積分結果を周波数
信号に変換して上記可変周波数発生手段の周波数制御信
号に加算する。この結果、入力デイジタル信−号のビッ
ト周波数fbが低くなっても同期外れが生じることがな
いので、可変周波数発生手段に安定度が高く、キャプチ
ャレンジの狭いu1変周波数発振回路を適用することが
できる。 〔発明の実施例〕 以Fこの発明の−・実施例を図について説明する。 第1図は、この実施例のブロック回路図である。図にお
いて、 (3)はアナログコンパレータで、位相比較器
(1)の出力信号と、後述する周波数制御用信号印加手
段(20)の出力信号とが、外付回路(17)を介して
入力され、その出力信号が電圧制御発振回路(2)に入
力される。(18)は周波数差検出回路で、カウンタ(
4)とl/N分周回路(6)で構成され、カウンタ(4
)はロード値mがロードされ、電圧制御発振器(2)の
出力クロック化づCを所定数′カウントする。l/N分
周回路(6)は、入力された周波数filの第1の基準
信号StのN周期ごとにカウンタ(4)にロード信号り
を出力するとともに、後述するシフトレジスタ(8)に
、カウンタ(4)のカウント値Eをロードする信号を出
力する。(19)は積分回路で、シフトレジスタ(81
、1ビツトフルアダ(9)、キャリーラッチ(21)お
よびシフトレジスタ(10)で構成され、シフトレジス
タ(8)はパラレルデータとして入力されたカウント値
EをシリアルデータFに変換して1ビツトフルアダ(9
)のB入力に入力し。 1ビツトフルアダ(9)のキャリー出力Gはキャリーラ
ッチ(2目に一度ラッチされ、キャリーラッチ(21)
の出力Hは1ビツトフルアダ(9)のキャリー入力Ci
に入力され、加算出力lはシフトレジスタ(lO)に入
力されて蓄えられるとともに、その値jは1ビツトフル
アダ(9)の八入力に入力される。この結果、カウンタ
(4)からシフトレジスタ(8)にロードされたカウン
ト値[吃と、それより前にシフトレジスタ(10)に蓄
えられていたデータと、1つ曲の加算において生じたキ
ャリーラッチ(21)の出力■とが加算され、加算結果
Kがラッチ(11)に出力される。このように、加算手
段(19)は、カウント値Eの積分動作が行なわれる。 (20)は周波数制御用信号印加手段で、ラッチ(I
I) 、コンパレータ(12)およびカウンタ(13)
で構成され、カウンタ(13)は第2の基944号S2
を所定数カウント動作を行う自走カウンタで、そのカウ
ント値Mはコンパレータ(12)に入力され、ラッチ(
11)から入力される出力値りとの大小が比較され、こ
の大小比較結果Nは外付回路(8)に入力されて位相比
較回路(1)の出力と抵抗加算され、アナログコンパレ
ータ(3)を介して電圧制御発振回路(2)に制御信号
として印加される。 次に動作について説明する。カウンタ(4)のロード値
mは、第1の基準信号Slのl/N分周信号りの周波数
f、と、入力ディジタル信号へのビット周波数fbの1
/ mの周波数fmがほぼ等しくなる様に設定される
。 但し、ロード値mには2補数表現であら゛わされる正負
の数等の様な土O1または所定の定数Qを基準として示
される値を用いて出力クロックCにてカウンタ(4)を
mカウントさせたときのカウント値Eの値が±0、また
はQとなるように決める。ここでピット周波数「bと出
力クロックCの周波数fcが等しいとき、l/N分周回
路(6)をカウンタで構成すれば、第1の基準信号S1
をNカウント計数した時点と、カウント値Eの値が±0
、またはQとなった時点とが一致する。このように周波
数差検出回路(18)を構成すれば、ピット周波数fb
のl / mの周波数fmと、出力クロックCの周波数
fcと、第1の基準信号S1の1/Nの周波数f、がと
もに等しいとき、シフトレジスタ(8)にロードされる
カウンタ(4)のカウント値Eは、±0、またはQとな
る。したがって、カウント値Eが±0、またはQ以外の
ときは、fs−fm#fH−fmc (fmc :出力
クロックCljtm分周したときの周波数)の関係とな
り、入力ディジタル信号Aのビット周波数fbと出力ク
ロックCの周波数「Cとの差を検出することができる。 また、このときカウント値Eが、Eく0、またはE’、
< Qのときは、fb>fcであり、カウント値Eが
1;: > 0 、またはIF、 > Qのときはf
b< f cである。 さらに、積分回路(19)は、fb>fc、またはfb
<fcとなったときの周波数差を、カウント値Eの値と
して入力し、積分する動作を行なう。 この積分回路(+9)はカウント値Eを加算する回数を
P回とすれば、1回の加算結果が発生する周期は、P/
f、であり、低域強調形のフィルタとして動作する。こ
のP/f、毎に加算結果Kをラッチ(11)にラッチし
、ラッチデータ[、をカウンタ等で所定数カウントし、
その出力をPWM化して出力した場合は、周期P/fN
毎に電圧制御発振回路(3)の周波数制御が行なわれる
ことになる。したがって、fb=fcとなるように制御
されるための収束時間は、P/f、の1倍となる。 この収束時間の遅延を補正するのが、カウンタ(13)
とコンパレータ(12)で構成された周波数制御用信号
印加手段(20)であって、−次のノイズシェーバと同
等の動作を行なう部分である。以下この部分の動作につ
いて説明する。 第2の基準信号S、の周波数fAを、fb>f a >
r Nとなるように、fHより高めに設定しておき、
SカウントしたときにOにもどる自走カウンタな用いた
カウンタ(13)のカウント値Mと、ラッチ(11)の
出力りの大小判定をコンパレータ(12)で行ない、コ
ンパレータ(12)の出力NをA〉Bのとき“11”
A≦Bのとき“L”となる。クロックとして出力するよ
うに構成すると、出力Nが“11“または“L”に変化
する最大反転間隔は5lfA最小反転間隔は1/fAと
なる。 したがって、S/fA <P/f、4となるように第2
の基準信号S8の周波数fAと、カウンタ(13)の最
大カウント値Sを設定すると、電圧制御発振回路(3)
は、P / f NのR倍よりはやくf b= f c
となるように収束し、シフトレジスタ(8) (1
0)および1ビツトフルアダ(9)からなる加算回路(
19)によるfi量子化ノイズを低減し、電圧制御発振
回路(3)を制御する間隔を短縮することができる。 以上のようにして電圧;−制御発振回路(3)は出力ク
ロックCの周波数rcと入力ディジタル信号へのビット
周波数fbがfb=rcとなるように制御されるので、
無信号区間内で一度周波数制御を行なえば位相比較回路
(1)により容易に位相同期がかかるようになる。 なお、に記実施例では、電圧制御発振回路(3)を用い
たが、外付回路(+?)の構成によっては他の0■変周
波数発振回路を用いることもできる。また、出力クロッ
クCをロード値mによりm分周するカウンタ(4)と、
第1の基準信号S1をl/Nする分周回路(6)を用い
て周波数差を検出する周波数差検出回路(18)を構成
したが、ディジタル信号のビット周波数rbと、第1の
基準信号S。 の周波数f、の最小公倍数X、Yを求め、それぞれXカ
ウント、Yカウントするカウンタな用いて1/N分周回
路(6)とカウンタ(4)とを構成し、双方の周波数差
Zを検出するようにしても良い。 また、上記実施例では、積分回路(19)はシフトレジ
スタを用いたシリアル演算回路を示したが。 演算の高速化を図るために、並列加算器およびラッチか
らなるパラレル演算回路で構成しても良い。 また1、F記実施例では、積分回路(19)を周波数差
Zをディジタル的に積分する回路例を示したが、アナロ
グの完全積分形フィルタ、および低域強調形フィルタを
用いた構成としても同波数差Zをディジタル的に検出し
た際の量子化ノイズを除去することができる。さらに、
上記実施例では1周波数制御信号印加手段(20)を、
カウンタ(13)の出力Mと、ラッチ(11)の出力り
の大小判定をコンパレータ(12)により行うことで演
算ノイズを低減する構成としたものを示したが、通常の
△−Σ変換回路で構成されるノイズシェーバを用いても
よい。 〔発明の効果〕 以上のように、この発明によれば、無信号区間内におい
て自動的に周波数補IE動作を行なうP L 1回路で
あって、入力されるディジタル信号に同期したクロック
を可変周波数発生手段で発生し、このクロックの周波数
「Cと、上記ディジタル信号のビット周波数「bとの周
波数差を検出して積分し、この積分結果を周波数制御用
信号に変換して]−記6■変周波散発’を手段の周波数
制御信号に加算するように構成したl) L、 シ回路
であるから、キャプチャレンジが比較的に狭く、比較的
に安定な可変周波発振回路を用いたディジタル信号を入
力とするp 1. t、回路を得ることができる効果が
ある。
ックとの位相差を検出し、この位相差がOとなるような
周波数制御信号を発生して入力ディジタル信号に同期し
たクロックを出力する。周波数差検出1段は、出力クロ
ックの周波数fcと、基準信号の周波数[、との周波数
差を検出する。積分手段は、検出された周波数差を積分
する。周波数制御用信号加算手段は、積分結果を周波数
信号に変換して上記可変周波数発生手段の周波数制御信
号に加算する。この結果、入力デイジタル信−号のビッ
ト周波数fbが低くなっても同期外れが生じることがな
いので、可変周波数発生手段に安定度が高く、キャプチ
ャレンジの狭いu1変周波数発振回路を適用することが
できる。 〔発明の実施例〕 以Fこの発明の−・実施例を図について説明する。 第1図は、この実施例のブロック回路図である。図にお
いて、 (3)はアナログコンパレータで、位相比較器
(1)の出力信号と、後述する周波数制御用信号印加手
段(20)の出力信号とが、外付回路(17)を介して
入力され、その出力信号が電圧制御発振回路(2)に入
力される。(18)は周波数差検出回路で、カウンタ(
4)とl/N分周回路(6)で構成され、カウンタ(4
)はロード値mがロードされ、電圧制御発振器(2)の
出力クロック化づCを所定数′カウントする。l/N分
周回路(6)は、入力された周波数filの第1の基準
信号StのN周期ごとにカウンタ(4)にロード信号り
を出力するとともに、後述するシフトレジスタ(8)に
、カウンタ(4)のカウント値Eをロードする信号を出
力する。(19)は積分回路で、シフトレジスタ(81
、1ビツトフルアダ(9)、キャリーラッチ(21)お
よびシフトレジスタ(10)で構成され、シフトレジス
タ(8)はパラレルデータとして入力されたカウント値
EをシリアルデータFに変換して1ビツトフルアダ(9
)のB入力に入力し。 1ビツトフルアダ(9)のキャリー出力Gはキャリーラ
ッチ(2目に一度ラッチされ、キャリーラッチ(21)
の出力Hは1ビツトフルアダ(9)のキャリー入力Ci
に入力され、加算出力lはシフトレジスタ(lO)に入
力されて蓄えられるとともに、その値jは1ビツトフル
アダ(9)の八入力に入力される。この結果、カウンタ
(4)からシフトレジスタ(8)にロードされたカウン
ト値[吃と、それより前にシフトレジスタ(10)に蓄
えられていたデータと、1つ曲の加算において生じたキ
ャリーラッチ(21)の出力■とが加算され、加算結果
Kがラッチ(11)に出力される。このように、加算手
段(19)は、カウント値Eの積分動作が行なわれる。 (20)は周波数制御用信号印加手段で、ラッチ(I
I) 、コンパレータ(12)およびカウンタ(13)
で構成され、カウンタ(13)は第2の基944号S2
を所定数カウント動作を行う自走カウンタで、そのカウ
ント値Mはコンパレータ(12)に入力され、ラッチ(
11)から入力される出力値りとの大小が比較され、こ
の大小比較結果Nは外付回路(8)に入力されて位相比
較回路(1)の出力と抵抗加算され、アナログコンパレ
ータ(3)を介して電圧制御発振回路(2)に制御信号
として印加される。 次に動作について説明する。カウンタ(4)のロード値
mは、第1の基準信号Slのl/N分周信号りの周波数
f、と、入力ディジタル信号へのビット周波数fbの1
/ mの周波数fmがほぼ等しくなる様に設定される
。 但し、ロード値mには2補数表現であら゛わされる正負
の数等の様な土O1または所定の定数Qを基準として示
される値を用いて出力クロックCにてカウンタ(4)を
mカウントさせたときのカウント値Eの値が±0、また
はQとなるように決める。ここでピット周波数「bと出
力クロックCの周波数fcが等しいとき、l/N分周回
路(6)をカウンタで構成すれば、第1の基準信号S1
をNカウント計数した時点と、カウント値Eの値が±0
、またはQとなった時点とが一致する。このように周波
数差検出回路(18)を構成すれば、ピット周波数fb
のl / mの周波数fmと、出力クロックCの周波数
fcと、第1の基準信号S1の1/Nの周波数f、がと
もに等しいとき、シフトレジスタ(8)にロードされる
カウンタ(4)のカウント値Eは、±0、またはQとな
る。したがって、カウント値Eが±0、またはQ以外の
ときは、fs−fm#fH−fmc (fmc :出力
クロックCljtm分周したときの周波数)の関係とな
り、入力ディジタル信号Aのビット周波数fbと出力ク
ロックCの周波数「Cとの差を検出することができる。 また、このときカウント値Eが、Eく0、またはE’、
< Qのときは、fb>fcであり、カウント値Eが
1;: > 0 、またはIF、 > Qのときはf
b< f cである。 さらに、積分回路(19)は、fb>fc、またはfb
<fcとなったときの周波数差を、カウント値Eの値と
して入力し、積分する動作を行なう。 この積分回路(+9)はカウント値Eを加算する回数を
P回とすれば、1回の加算結果が発生する周期は、P/
f、であり、低域強調形のフィルタとして動作する。こ
のP/f、毎に加算結果Kをラッチ(11)にラッチし
、ラッチデータ[、をカウンタ等で所定数カウントし、
その出力をPWM化して出力した場合は、周期P/fN
毎に電圧制御発振回路(3)の周波数制御が行なわれる
ことになる。したがって、fb=fcとなるように制御
されるための収束時間は、P/f、の1倍となる。 この収束時間の遅延を補正するのが、カウンタ(13)
とコンパレータ(12)で構成された周波数制御用信号
印加手段(20)であって、−次のノイズシェーバと同
等の動作を行なう部分である。以下この部分の動作につ
いて説明する。 第2の基準信号S、の周波数fAを、fb>f a >
r Nとなるように、fHより高めに設定しておき、
SカウントしたときにOにもどる自走カウンタな用いた
カウンタ(13)のカウント値Mと、ラッチ(11)の
出力りの大小判定をコンパレータ(12)で行ない、コ
ンパレータ(12)の出力NをA〉Bのとき“11”
A≦Bのとき“L”となる。クロックとして出力するよ
うに構成すると、出力Nが“11“または“L”に変化
する最大反転間隔は5lfA最小反転間隔は1/fAと
なる。 したがって、S/fA <P/f、4となるように第2
の基準信号S8の周波数fAと、カウンタ(13)の最
大カウント値Sを設定すると、電圧制御発振回路(3)
は、P / f NのR倍よりはやくf b= f c
となるように収束し、シフトレジスタ(8) (1
0)および1ビツトフルアダ(9)からなる加算回路(
19)によるfi量子化ノイズを低減し、電圧制御発振
回路(3)を制御する間隔を短縮することができる。 以上のようにして電圧;−制御発振回路(3)は出力ク
ロックCの周波数rcと入力ディジタル信号へのビット
周波数fbがfb=rcとなるように制御されるので、
無信号区間内で一度周波数制御を行なえば位相比較回路
(1)により容易に位相同期がかかるようになる。 なお、に記実施例では、電圧制御発振回路(3)を用い
たが、外付回路(+?)の構成によっては他の0■変周
波数発振回路を用いることもできる。また、出力クロッ
クCをロード値mによりm分周するカウンタ(4)と、
第1の基準信号S1をl/Nする分周回路(6)を用い
て周波数差を検出する周波数差検出回路(18)を構成
したが、ディジタル信号のビット周波数rbと、第1の
基準信号S。 の周波数f、の最小公倍数X、Yを求め、それぞれXカ
ウント、Yカウントするカウンタな用いて1/N分周回
路(6)とカウンタ(4)とを構成し、双方の周波数差
Zを検出するようにしても良い。 また、上記実施例では、積分回路(19)はシフトレジ
スタを用いたシリアル演算回路を示したが。 演算の高速化を図るために、並列加算器およびラッチか
らなるパラレル演算回路で構成しても良い。 また1、F記実施例では、積分回路(19)を周波数差
Zをディジタル的に積分する回路例を示したが、アナロ
グの完全積分形フィルタ、および低域強調形フィルタを
用いた構成としても同波数差Zをディジタル的に検出し
た際の量子化ノイズを除去することができる。さらに、
上記実施例では1周波数制御信号印加手段(20)を、
カウンタ(13)の出力Mと、ラッチ(11)の出力り
の大小判定をコンパレータ(12)により行うことで演
算ノイズを低減する構成としたものを示したが、通常の
△−Σ変換回路で構成されるノイズシェーバを用いても
よい。 〔発明の効果〕 以上のように、この発明によれば、無信号区間内におい
て自動的に周波数補IE動作を行なうP L 1回路で
あって、入力されるディジタル信号に同期したクロック
を可変周波数発生手段で発生し、このクロックの周波数
「Cと、上記ディジタル信号のビット周波数「bとの周
波数差を検出して積分し、この積分結果を周波数制御用
信号に変換して]−記6■変周波散発’を手段の周波数
制御信号に加算するように構成したl) L、 シ回路
であるから、キャプチャレンジが比較的に狭く、比較的
に安定な可変周波発振回路を用いたディジタル信号を入
力とするp 1. t、回路を得ることができる効果が
ある。
【図面の簡単な説明】
第1図はこの発明の一実施例のI) 1.、1回路の構
成を示すブロック回路図、第2図は従来のP 1.、
’L回路の構成を示すブロック回路図、第3図はこの従
来例の動作特性図である。 +1)−・・位相比較回路、 (2)・・・電圧制御発
振回路、 (3)・・・アナログコンパレータ、 (1
?)・・・外付回路、(18)・・・周波数差検出回路
、 +191−積分回路。 (20)−周波数制御用信号印加手段。 なお、 各図中、 同一符号は同一、 または相当部 分を示す。
成を示すブロック回路図、第2図は従来のP 1.、
’L回路の構成を示すブロック回路図、第3図はこの従
来例の動作特性図である。 +1)−・・位相比較回路、 (2)・・・電圧制御発
振回路、 (3)・・・アナログコンパレータ、 (1
?)・・・外付回路、(18)・・・周波数差検出回路
、 +191−積分回路。 (20)−周波数制御用信号印加手段。 なお、 各図中、 同一符号は同一、 または相当部 分を示す。
Claims (1)
- (1)無信号区間内において自動的に周波数補正動作を
行なうPLL回路であつて、入力されるディジタル信号
に同期したクロックを発生する可変周波数発生手段と、
上記クロックの周波数 fcと、上記入力ディジタル信号のビット周波数fbと
の周波数差を検出する周波数差検出手段と、この検出さ
れた周波数差を積分する積分手段と、この積分手段の積
分結果を周波数制御用信号に変換して上記可変周波数発
生手段の周波数制御信号に加算する周波数制御信号印加
手段とを備えたことを特徴とするPLL回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1073101A JPH02250431A (ja) | 1989-03-23 | 1989-03-23 | Pll回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1073101A JPH02250431A (ja) | 1989-03-23 | 1989-03-23 | Pll回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02250431A true JPH02250431A (ja) | 1990-10-08 |
Family
ID=13508596
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1073101A Pending JPH02250431A (ja) | 1989-03-23 | 1989-03-23 | Pll回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02250431A (ja) |
-
1989
- 1989-03-23 JP JP1073101A patent/JPH02250431A/ja active Pending
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