JP2001136064A - Frequency signal generator - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、種々の周波数を有
した周波数信号を発生する周波数信号発生装置に係わ
り、特に分周器に対してフラクショナル手法を用いた周
波数信号発生装置に関する。The present invention relates to a frequency signal generator for generating frequency signals having various frequencies, and more particularly to a frequency signal generator using a fractional method for a frequency divider.
【０００２】[0002]
【従来の技術】移動体通信システムやデータ通信システ
ムに組込まれた中継器や各種送受信機の動作特性を測定
する測定装置内には、高い周波数精度を有する周波数信
号を出力する周波数信号発生装置が組込まれている。こ
の周波数信号発生装置から出力される周波数信号の周波
数値を高い精度で設定できることは勿論のこと、周波数
を高い精度で変更可能であることが要求される。2. Description of the Related Art A frequency signal generator for outputting a frequency signal having high frequency accuracy is included in a measuring device for measuring the operating characteristics of a repeater and various transceivers incorporated in a mobile communication system or a data communication system. It is built in. It is required not only that the frequency value of the frequency signal output from the frequency signal generator can be set with high accuracy, but also that the frequency can be changed with high accuracy.
【０００３】一般に、出力される周波数信号における周
波数の高い安定性を確保するためにＰＬＬ回路が用いら
れる。このＰＬＬ回路を利用した周波数信号発生装置は
図３に示すように構成されている。In general, a PLL circuit is used to ensure high frequency stability in an output frequency signal. A frequency signal generator using this PLL circuit is configured as shown in FIG.
【０００４】例えば、水晶発振器等で構成された基準信
号発生器１は基準周波数ｆRを有した基準周波数信号ａ
を出力する。基準信号発生器１から出力された基準周波
数信号ａは位相検波器２へ入力される。位相検波器２は
入力された基準周波数信号ａと分周器６から出力された
分周信号ｂとの位相差を検出して、位相差に比例する電
圧を有した位相差信号ｃを出力する。For example, a reference signal generator 1 composed of a crystal oscillator or the like generates a reference frequency signal a having a reference frequency f R.
Is output. The reference frequency signal a output from the reference signal generator 1 is input to the phase detector 2. The phase detector 2 detects a phase difference between the input reference frequency signal a and the frequency-divided signal b output from the frequency divider 6, and outputs a phase difference signal c having a voltage proportional to the phase difference. .
【０００５】位相検波器２から出力された位相差信号ｃ
はループフィルタ３で、高周波成分が除去されたのち、
新たな位相差信号ｃ1 としてＶＣＯ（電圧制御発振器）
４へ入力される。[0005] The phase difference signal c output from the phase detector 2
Is a loop filter 3, after high frequency components are removed,
New phase difference signal c 1 as a VCO (voltage-controlled oscillator)
4 is input.
【０００６】ＶＣＯ４は位相差信号ｃ1 の信号値に比例
する出力周波数ｆOを有する周波数信号ｄを出力端子５
へ出力する。また、ＶＣＯ４から出力された出力周波数
信号ｄは分周器６へ入力される。分周器６は出力周波数
信号ｄの周波数を外部から入力された分周比Ｎ（Ｎ：整
数）で分周して分周信号ｂとして位相検波器２へ印加す
る。The VCO 4 outputs a frequency signal d having an output frequency f O proportional to the signal value of the phase difference signal c 1 to an output terminal 5.
Output to The output frequency signal d output from the VCO 4 is input to the frequency divider 6. The frequency divider 6 divides the frequency of the output frequency signal d by a frequency division ratio N (N: an integer) input from the outside, and applies the frequency divided signal b to the phase detector 2.
【０００７】したがって、位相検波器２、ループフィル
タ３、ＶＣＯ４、分周器６はＰＬＬ回路を構成する。Therefore, the phase detector 2, the loop filter 3, the VCO 4, and the frequency divider 6 constitute a PLL circuit.
【０００８】このようなＰＬＬ回路が組込まれた周波数
信号発生装置においては、出力端子５から出力される出
力周波数信号ｄの出力周波数ｆOは基準周波数ｆRのＮ倍
となる。In the frequency signal generator incorporating such a PLL circuit, the output frequency f O of the output frequency signal d output from the output terminal 5 is N times the reference frequency f R.
【０００９】ｆO＝Ｎ・ｆRＮは整数であるので、出力周
波数ｆO は基準周波数ｆRの整数倍の値しか取り得な
い。なお、基準周波数ｆR を低く設定すると、ＰＬＬ回
路のループ応答特性が低下する等の問題が生じる。Since f O = N · f R N is an integer, the output frequency f O can take only an integer multiple of the reference frequency f R. If the reference frequency f R is set low, problems such as a decrease in loop response characteristics of the PLL circuit occur.
【００１０】そこで、基準周波数ｆR の有理数倍の出力
周波数ｆO を得るフラクショナル手法を採用した周波数
信号発生装置が提唱されている（ＵＳＰ．３，９２８，
８１３）。Therefore, a frequency signal generator employing a fractional method for obtaining an output frequency f O that is a rational number multiple of the reference frequency f R has been proposed (US Pat. No. 3,928,928).
813).
【００１１】すなわち、図３、図４に示すように、分周
器６へ設定する分周比Ｎを一定周期ＴS毎に［Ｎ＋１］
に切換える。例えば、１０回に１回、［Ｎ＋１］を挿入
すると、出力周波数ｆO は基準周波数ｆR の［Ｎ＋0.
1］倍となる。That is, as shown in FIGS. 3 and 4, the frequency division ratio N set in the frequency divider 6 is set to [N + 1] every fixed period T S.
Switch to. For example, once every 10 times, inserting a [N + 1], the output frequency f O is the reference frequency f R [N + 0.
1] times.
【００１２】したがって、この倍数値［Ｎ＋Ｊ］を構成
するＮ（正整数値）、Ｊ（小数値）を適宜設定すること
によって、基準周波数ｆR に対して任意倍の出力周波数
ｆOが得られる。Therefore, by appropriately setting N (positive integer value) and J (decimal value) constituting the multiple value [N + J], an output frequency f O which is an arbitrary multiple of the reference frequency f R can be obtained. .
【００１３】ｆO ＝［Ｎ＋Ｊ］・ｆR Ｎ；正整数 ０＜Ｊ＜１ なお、Ｎは整数値であり、Ｊはフラクショナル値と称さ
れる小数値（小数点以下の値）であり、有理数である。F O = [N + J] · f R N; positive integer 0 <J <1 Note that N is an integer value, J is a decimal value (fractional value) called a fractional value, and a rational number It is.
【００１４】この、基準周波数信号ａにおける基準周波
数ｆR の［Ｎ＋Ｊ］倍の出力周波数ｆO を有す出力周波
数信号ｄを得ることが可能な周波数信号発生装置は図５
に示すように構成されている。FIG. 5 shows a frequency signal generator capable of obtaining an output frequency signal d having an output frequency f O which is [N + J] times the reference frequency f R of the reference frequency signal a.
It is configured as shown in FIG.
【００１５】すなわち、図３に示す周波数信号発生装置
における分周器６に印加する分周比ＧをＮと［Ｎ＋１］
との間で切換え演算する演算回路７が付加されている。
そして、この演算回路７に対して、クロック端子８から
一定周期ＴS（一定周波数ｆS）のクロックを有するクロ
ック信号CLKが入力される。That is, the frequency division ratio G applied to the frequency divider 6 in the frequency signal generator shown in FIG.
And an arithmetic circuit 7 for performing a switching operation between.
Then, a clock signal CLK having a clock of a constant cycle T S (constant frequency f S ) is input from the clock terminal 8 to the arithmetic circuit 7.
【００１６】基準周波数ｆR の［Ｎ＋Ｊ］倍の出力周波
数ｆO を得るためにこの倍数値［Ｎ＋Ｊ］を構成する小
数値Ｊを下記の（２n ）を分母とする分数で示す。In order to obtain an output frequency f O which is [N + J] times the reference frequency f R, a decimal value J constituting the multiple value [N + J] is represented by a fraction having the following (2 n ) as a denominator.
【００１７】Ｊ＝Ｍ／（２n） Ｍ、ｎ ； 整数 なお、分母の（２n）は、演算回路７が２進の演算回路
で構成されていることを示し、例えば、演算回路７が１
０進の演算回路で構成されている場合は、分母は（１０
n）で示される。この分数の分子値Ｍと、倍数値［Ｎ＋
Ｊ］の整数値Ｎとを予め計算して、演算回路７へ設定す
る。J = M / (2 n ) M, n; integer The denominator (2 n ) indicates that the arithmetic circuit 7 is constituted by a binary arithmetic circuit. 1
In the case of a zero-ary arithmetic circuit, the denominator is (10
n ). The numerator value M of this fraction and the multiple value [N +
J] is calculated in advance and set in the arithmetic circuit 7.
【００１８】この演算回路７は図６に示すように構成さ
れている。図示するように、この演算回路７は、第１の
加算器９と遅延回路１０と第２の加算器１１とで構成さ
れている。そして、遅延回路１０はクロック信号CLKに
おける一定周期ＴSのクロックに同期して指定された動
作を行う。The arithmetic circuit 7 is configured as shown in FIG. As shown, the arithmetic circuit 7 includes a first adder 9, a delay circuit 10, and a second adder 11. The delay circuit 10 performs an operation specified in synchronization with a clock of a constant period T S of the clock signal CLK.
【００１９】倍数値［Ｎ＋Ｊ］の小数値Ｊを分数で示し
た場合の分子値Ｍ（整数）は第１の加算器９の一方の入
力端９ａに印加されている。この第１の加算器９の他方
の入力端９ｂには、遅延回路１０から出力された帰還値
が入力される。この第１の加算器９は小数値Ｊの分子値
Ｍと帰還値とを加算して加算値を遅延回路１０へ送出す
る。遅延回路１０は入力された加算値をクロック信号CL
Kの１周期ＴS分だけ遅延させて帰還値として第１の加算
器９の他方の入力端９ｂへ印加する。The numerator M (integer) when the decimal value J of the multiple value [N + J] is expressed as a fraction is applied to one input terminal 9 a of the first adder 9. The feedback value output from the delay circuit 10 is input to the other input terminal 9b of the first adder 9. The first adder 9 adds the numerator value M of the decimal value J and the feedback value and sends the added value to the delay circuit 10. The delay circuit 10 outputs the added value to the clock signal CL.
K is only one period T S delayed of applying as a feedback value to the first other input terminal 9b of the adder 9.
【００２０】したがって、この第１の加算器９は、倍数
値［Ｎ＋Ｊ］の小数値Ｊを分数で示した場合の分子値Ｍ
（整数）を累積加算していく。Therefore, the first adder 9 calculates the numerator M when the decimal value J of the multiple value [N + J] is expressed as a fraction.
(Integer) is cumulatively added.
【００２１】第１の加算器９の加算値が、この第１の加
算器９の上限値（上限桁値）を超えると、ＯＶＦ（オー
バーフロー）端子から１値の桁上り信号ｅが第２の加算
器１１の一方の入力端１１ｂへ出力される。When the added value of the first adder 9 exceeds the upper limit value (upper digit value) of the first adder 9, a one-value carry signal e from the OVF (overflow) terminal is output to the second adder 9. The signal is output to one input terminal 11b of the adder 11.
【００２２】第１の加算器９の上限値（上限桁値）と
は、この第１の加算器９で演算できる値の最大値を示
し、２進の演算回路で構成されている場合で、ｎ＝３の
場合、最大値は［１１１］（＝７）となる。したがっ
て、Ｍ＝１の場合、クロック信号CLKの８クロックに１
回、１値の桁上り信号ｅが出力される。また、Ｍ＝２の
場合、クロック信号CLKの４クロックに１回、１値の桁
上り信号ｅが出力される。The upper limit value (upper limit digit value) of the first adder 9 indicates the maximum value of the value that can be calculated by the first adder 9 and is formed by a binary arithmetic circuit. When n = 3, the maximum value is [111] (= 7). Therefore, when M = 1, one out of eight clocks of the clock signal CLK
At this time, a one-value carry signal e is output. When M = 2, the one-value carry signal e is output once every four clocks of the clock signal CLK.
【００２３】第２の加算器１１の他方の入力端１１ａに
は、倍数値［Ｎ＋Ｊ］の整数値Ｎが入力されている。第
２の加算器１１は各入力端１１ａ、１１ｂに印加されて
いる値を加算して分周比Ｇとして分周器６へ印加する。An integer N of a multiple value [N + J] is input to the other input terminal 11a of the second adder 11. The second adder 11 adds the values applied to the respective input terminals 11a and 11b and applies the result to the frequency divider 6 as a frequency dividing ratio G.
【００２４】倍数値［Ｎ＋Ｊ］の整数値Ｎは入力端１１
ａに常時印加されており、１値の桁上り信号ｅは入力端
１１ｂに第１の加算器９の加算値がオーバーフローした
タイミングで印加される。したがって、クロック信号CL
Kにおける一定周期ＴSのクロックに同期して演算回路７
から分周器６へ順次印加される分周比ＧはＮ又は［Ｎ＋
１］の値を取る。The integer value N of the multiple value [N + J] is
The one-value carry signal e is applied to the input terminal 11b at the timing when the sum of the first adder 9 overflows. Therefore, the clock signal CL
Arithmetic circuit 7 in synchronization with a clock having a constant period T S in K
Is sequentially applied to the frequency divider 6 from N or [N +
1].
【００２５】このように構成された、周波数信号発生装
置においては、クロック信号CLKにおけるクロックに同
期して演算回路７から分周器６へ順次印加される分周比
Ｇにおいて、［Ｎ＋１］が出現する割合は、倍数値［Ｎ
＋Ｊ］（＝［Ｎ＋Ｍ／（２n）］）における小数値Ｊ
（＝Ｍ／（２n））となる。In the frequency signal generator configured as described above, [N + 1] appears in the frequency division ratio G sequentially applied from the arithmetic circuit 7 to the frequency divider 6 in synchronization with the clock of the clock signal CLK. Rate is a multiple value [N
+ J] (= [N + M / (2 n )])
(= M / (2 n )).
【００２６】よって、分周器６へ印加される平均的な分
周比Ｇは演算回路７に設定した倍数値［Ｎ＋Ｊ］となる
ので、出力端子５から出力される出力周波数信号ｄの出
力周波数ｆOを基準周波数ｆRの［Ｎ＋Ｊ］倍とすること
が可能である。Therefore, the average frequency division ratio G applied to the frequency divider 6 is a multiple value [N + J] set in the arithmetic circuit 7, so that the output frequency of the output frequency signal d output from the output terminal 5 It is possible to make f O [N + J] times the reference frequency f R.
【００２７】[0027]
【発明が解決しようとする課題】しかしながら、図５、
図６に示す従来の周波数信号発生装置においてもまだ解
決すべき次のような課題があった。However, FIG.
The conventional frequency signal generator shown in FIG. 6 also has the following problems to be solved.
【００２８】すなわち、演算回路に組込まれた第１の加
算器９から第２の加算器１１へ送出される１値の桁上げ
信号ｅの出力タイミングは、第１の加算器９の加算値
が、この第１の加算器９のハード構成的仕様で定まる上
限値を超えたときのみである。例えば、２進（２n）の
３ビット（ｎ＝３）構成の加算器の場合、上限値は［11
1］（＝７）である。That is, the output timing of the one-value carry signal e sent from the first adder 9 incorporated in the arithmetic circuit to the second adder 11 is determined by the addition value of the first adder 9. , Only when the value exceeds the upper limit determined by the hardware configuration of the first adder 9. For example, in the case of a binary (2 n ) 3-bit (n = 3) adder, the upper limit is [11
1] (= 7).
【００２９】したがって、組込まれた第１の加算器９の
ハード構成的仕様によって、倍数値［Ｎ＋Ｊ］（＝［Ｎ
＋Ｍ／（２n）］）における小数値Ｊ（＝Ｍ／（２n））
の取り得える値に大きな制約が生じる。Therefore, according to the hardware configuration of the first adder 9 incorporated, the multiple value [N + J] (= [N
+ M / (2 n )]), the decimal value J (= M / (2 n ))
There is a large restriction on the value that can be obtained.
【００３０】さらに、第１の加算器９の加算値がオーバ
ーフローするタイミングでのみしか１値の桁上り信号ｅ
が出力されないので、演算回路７が２進の演算回路で構
成されている場合、倍数値［Ｎ＋Ｊ］における小数値Ｊ
は（Ｍ／（２n））の値しか取り得ない。例えば、Ｊ＝
Ｍ／（２n＋ｐ）（ｐは整数）は取りえない。また、演
算回路７が１０進の演算回路で構成されている場合、倍
数値［Ｎ＋Ｊ］における小数値Ｊは（Ｍ／（１０n））
の値しか取り得ない。Further, only at the timing when the sum of the first adder 9 overflows, the carry signal e of one value is obtained.
Is not output, the decimal value J in the multiple value [N + J] is obtained when the arithmetic circuit 7 is configured by a binary arithmetic circuit.
Can only take the value of (M / (2 n )). For example, J =
M / (2 n + p) (p is an integer) cannot be taken. When the arithmetic circuit 7 is a decimal arithmetic circuit, the decimal value J in the multiple value [N + J] is (M / (10 n )).
Can only take the value of
【００３１】このように、たとえ、演算回路７に組込む
第１の加算器９の種類数を増加したとしても、倍数値
［Ｎ＋Ｊ］における小数値Ｊを任意の値に設定すること
ができなかった。その結果、出力周波数信号ｄの出力周
波数ｆOを基準周波数信号ａの基準周波数ｆSの任意倍数
に設定できなかった。As described above, even if the number of types of the first adders 9 incorporated in the arithmetic circuit 7 is increased, the decimal value J in the multiple value [N + J] cannot be set to an arbitrary value. . As a result, not be set the output frequency f O of the output frequency signal d to any multiple of the reference frequency fS of the reference frequency signal a.
【００３２】本発明はこのような事情に鑑みてなされた
ものであり、加算器から出力される加算値を倍数値で定
まる上限値と比較することにより、簡単な１つのハード
回路部材のみで、出力周波数信号の出力周波数を任意に
設定できる周波数信号発生装置を提供することを目的と
する。The present invention has been made in view of such circumstances, and by comparing an addition value output from an adder with an upper limit value determined by a multiple value, only one simple hardware circuit member is used. It is an object of the present invention to provide a frequency signal generator capable of arbitrarily setting an output frequency of an output frequency signal.
【００３３】[0033]
【課題を解決するための手段】本発明は、基準周波数を
有する基準周波数信号を発生する基準信号発生器と、基
準信号発生器から出力された基準周波数信号と入力され
た分周信号との位相差を検出して位相差に対応する位相
差信号を出力する位相検波器と、位相検波器から出力さ
れた位相差信号に対応した周波数を有する周波数信号を
出力する電圧制御発振器と、電圧制御発振器から出力さ
れた出力周波数信号の周波数を印加された整数の分周比
で分周して分周信号として位相検波器へ送出する分周器
と、入力された整数値と小数値とからなる倍数値から、
分周器へ順次印加する分周比の平均値が倍数値となるよ
うに、各分周比を順次算出していく演算回路とを備えた
周波数信号発生装置に適用される。According to the present invention, there is provided a reference signal generator for generating a reference frequency signal having a reference frequency, and the position of the reference frequency signal output from the reference signal generator and the input divided signal. A phase detector that detects a phase difference and outputs a phase difference signal corresponding to the phase difference, a voltage controlled oscillator that outputs a frequency signal having a frequency corresponding to the phase difference signal output from the phase detector, and a voltage controlled oscillator A frequency divider that divides the frequency of the output frequency signal output from the phase divider by the applied integer frequency division ratio and sends it as a divided signal to the phase detector, and a multiplication of the input integer value and decimal value From the numbers,
The present invention is applied to a frequency signal generator including an arithmetic circuit for sequentially calculating each frequency division ratio so that the average value of the frequency division ratio sequentially applied to the frequency divider becomes a multiple value.
【００３４】そして、上記課題を解消するために、本発
明の周波数信号発生装置においては、演算回路に対し
て、入力された小数値を分数で示した場合における分母
値を上限値として記憶する上限値メモリと、入力された
小数値を分数で示した場合における分子値と入力された
帰還値とを加算して出力する第１の加算器と、この第１
の加算器から出力された加算値を遅延させて第１の加算
器へ帰還値として送出する第１の遅延回路と、第１の加
算器から出力された加算値を遅延させる第２の遅延回路
と、この第２の遅延回路から出力された加算値と上限値
メモリに記憶された上限値とを比較して、加算値が上限
値未満のときに０値の出力値を出力し、加算値が上限値
に達すると１値の出力値を出力して第１の遅延回路をク
リアする比較回路と、入力された整数値と前記比較回路
の出力値とを加算して、加算値を分周比として分周器へ
印加する第２の加算器とを備え得ている。In order to solve the above problem, in the frequency signal generator of the present invention, the upper limit for storing the denominator value when the input decimal value is represented by a fraction as the upper limit value in the arithmetic circuit. A value memory, a first adder that adds and outputs a numerator value when the input decimal value is represented by a fraction and the input feedback value,
And a second delay circuit for delaying the sum output from the first adder and delaying the sum output from the first adder. And the added value output from the second delay circuit is compared with the upper limit value stored in the upper limit value memory, and when the added value is smaller than the upper limit value, an output value of 0 is output. When the value reaches the upper limit value, the comparator outputs an output value of one value to clear the first delay circuit, and adds the input integer value and the output value of the comparison circuit to divide the added value. A second adder for applying the ratio to the frequency divider.
【００３５】このように構成された周波数信号発生装置
において、出力周波数信号の出力周波数を基準周波数信
号の基準周波数の［Ｎ＋Ｊ］倍に設定する場合に、この
倍数値［Ｎ＋Ｊ］を任意の有理数に設定できる理由を説
明する。In the frequency signal generator configured as described above, when the output frequency of the output frequency signal is set to [N + J] times the reference frequency of the reference frequency signal, the multiple [N + J] is converted to an arbitrary rational number. Explain why you can set it.
【００３６】倍数値［Ｎ＋Ｊ］を構成するＮは正の整数
値であり、Ｊは正の小数値である。無理数でない全ての
有理数である小数値Ｊは、Ｌ（整数）を分母値とし、Ｋ
（整数）を分子値とする下記の分数で示すことが可能で
ある。N constituting the multiple value [N + J] is a positive integer value, and J is a positive decimal value. The fractional value J, which is all rational numbers that are not irrational numbers, is expressed by K
It can be represented by the following fraction with (integer) being the molecular value.
【００３７】Ｊ＝Ｋ／Ｌ第１の加算器は、図６に示す従
来の演算回路の第１の加算器と同様に、入力された分子
値Ｋを累積加算していく、そして加算値が分母値Ｌに達
すると、比較回路からの出力値が１値となる。したがっ
て、このタイミングで、第２の加算器から分周器へ印加
される分周比ＧがＮから［Ｎ＋１］へ変化する。J = K / L The first adder accumulatively adds the input numerator value K, similarly to the first adder of the conventional arithmetic circuit shown in FIG. When the denominator value L is reached, the output value from the comparison circuit becomes one value. Therefore, at this timing, the frequency division ratio G applied from the second adder to the frequency divider changes from N to [N + 1].
【００３８】よって、分周器へ印加される平均的な分周
比Ｇは演算回路に設定した倍数値［Ｎ＋Ｊ］となるの
で、この周波数信号発生装置から出力される出力周波数
信号の出力周波数を基準周波数の［Ｎ＋Ｊ］倍とするこ
とが可能である。Therefore, the average frequency division ratio G applied to the frequency divider becomes a multiple value [N + J] set in the arithmetic circuit, so that the output frequency of the output frequency signal output from this frequency signal generator is It can be [N + J] times the reference frequency.
【００３９】この場合、第１の加算器は、加算値がオー
バフローする前の小数値Ｊの分母値Ｌに達した時点で、
比較回路からの出力値が１値となり、加算値がクリアさ
れる。したがって、第１の加算器を余裕を持ったビット
構成の加算器とすることにより、１台の第１の加算器で
もって、種々の分母値Ｌに対応できる。In this case, when the first adder reaches the denominator value L of the decimal value J before the addition value overflows,
The output value from the comparison circuit becomes one, and the added value is cleared. Therefore, various denominator values L can be handled by a single first adder by using the first adder as an adder having a bit configuration with a margin.
【００４０】その結果、倍数値［Ｎ＋Ｊ］の小数値Ｊの
分母値Ｌを任意の整数値にできるので、１台のハード構
成部材（第１の加算器）でもって、出力周波数信号の出
力周波数を基準周波数信号の基準周波数の任意の有理数
倍に設定可能となる。As a result, the denominator value L of the decimal value J of the multiple value [N + J] can be set to an arbitrary integer value, so that the output frequency of the output frequency signal can be obtained by one hardware component (first adder). Can be set to any rational number times the reference frequency of the reference frequency signal.
【００４１】[0041]
【発明の実施の形態】以下、本発明の一実施形態を図面
を用いて説明する。図１は実施形態に係る周波数信号発
生装置の概略構成を示すブロック図である。図５に示し
た従来の周波数信号発生装置と同一部分には、同一符号
を付して重複する部分の詳細説明を省略する。DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram illustrating a schematic configuration of a frequency signal generator according to the embodiment. The same parts as those of the conventional frequency signal generator shown in FIG. 5 are denoted by the same reference numerals, and detailed description of the overlapping parts will be omitted.
【００４２】実施形態の周波数信号発生装置において
は、分周器６に対して、一定周期ＴSでＮ又は［Ｎ＋
１］の分周比Ｇを印加する演算回路１２が設けられてい
る。この演算回路１２は図５に示した従来の周波数信号
発生装置の演算回路７と異なる回路構成を有する。この
演算回路１２に対して、クロック端子６から一定周期Ｔ
Sのクロックを有するクロック信号CLKが入力される。[0042] In the frequency signal generator of the embodiment, to the divider 6, N or at a fixed period T S [N +
An arithmetic circuit 12 for applying the frequency division ratio G of [1] is provided. The arithmetic circuit 12 has a different circuit configuration from the arithmetic circuit 7 of the conventional frequency signal generator shown in FIG. For this arithmetic circuit 12, a constant period T
A clock signal CLK having an S clock is input.
【００４３】また、分周条件設定部１３は、出力周波数
信号ｄの出力周波数ｆOを基準周波数信号ａの基準周波
数ｆRの有理数倍に設定する場合における倍数値［Ｎ＋
Ｊ］が入力されると、この入力された倍数値［Ｎ＋Ｊ］
の小数値Ｊを下記の分数に展開する。The frequency dividing condition setting unit 13 sets a multiple value [N +] when the output frequency f O of the output frequency signal d is set to a rational number times the reference frequency f R of the reference frequency signal a.
J] is input, the input multiple value [N + J]
Is developed into the following fraction.
【００４４】Ｊ＝Ｋ／Ｌ 但し、Ｍ、Ｌは整数値である。J = K / L where M and L are integer values.
【００４５】分周条件設定部１３は倍数値［Ｎ＋Ｊ］の
整数値Ｎと、倍数値［Ｎ＋Ｊ］の小数値Ｊを分数（Ｋ／
Ｌ）で示した場合における分母値Ｌと分子値Ｋとを演算
回路１２へ送出する。The frequency dividing condition setting unit 13 converts the integral value N of the multiple value [N + J] and the decimal value J of the multiple value [N + J] into a fraction (K /
The denominator value L and the numerator value K in the case indicated by L) are sent to the arithmetic circuit 12.
【００４６】この演算回路１２は図２に示すように構成
されている。図示するように、この演算回路１２は、第
１の加算器１４と第１の遅延回路１５と第２の遅延回路
１６１６と上限値メモリ１７と比較回路１８と第２の加
算器１９とで構成されている。そして、第１、第２の遅
延回路１５、１６はクロック信号CLKにおける一定周期
ＴSのクロックに同期して、それぞれ入力値に対する前
記クロックの１周期ＴS分の遅延動作を行う。The arithmetic circuit 12 is configured as shown in FIG. As shown, the arithmetic circuit 12 includes a first adder 14, a first delay circuit 15, a second delay circuit 1616, an upper limit memory 17, a comparison circuit 18, and a second adder 19. Have been. Then, the first and second delay circuits 15 and 16 perform a delay operation for one cycle T S of the clock with respect to the input value, respectively, in synchronization with the clock of the fixed cycle T S in the clock signal CLK.
【００４７】倍数値［Ｎ＋Ｊ］の小数値Ｊを分数で示し
た場合の分母値Ｌ（整数）は上限値メモリ１７に書込ま
れる。また、倍数値［Ｎ＋Ｊ］の小数値Ｊを分数で示し
た場合の分子値Ｋ（整数）は第１の加算器１４の一方の
入力端１４ａに印加されている。この第１の加算器１４
の他方の入力端１４ｂには、第１の遅延回路１５から出
力された帰還値が入力される。The denominator value L (integer) when the decimal value J of the multiple value [N + J] is represented by a fraction is written into the upper limit memory 17. The numerator value K (integer) when the decimal value J of the multiple value [N + J] is expressed as a fraction is applied to one input terminal 14 a of the first adder 14. This first adder 14
The feedback value output from the first delay circuit 15 is input to the other input terminal 14b.
【００４８】第１の加算器１４は、小数値Ｊの分子値Ｋ
と帰還値とを加算して、この加算値Ｈを第２の遅延回路
でクロック信号CLKにおける１周期ＴS分だけ遅延させて
比較回路１８の一方の入力端へ送出するとともに、加算
値Ｈを第１の遅延回路１５へ送出する。第１の遅延回路
１５は入力された加算値Ｈをクロック信号CLKにおける
１周期ＴS分だけ遅延させて帰還値として第１の加算器
１４の他方の入力端１４ｂへ印加する。The first adder 14 calculates the numerator value K of the decimal value J.
And by adding the feedback value, it sends out the added value H to one input of a second 1 in the clock signal CLK by the delay circuit of the period T S content only compared with a delay circuit 18, the addition value H The signal is sent to the first delay circuit 15. The first delay circuit 15 is applied to the other input terminal 14b of the first adder 14 and the added value H that is input as the feedback value with a delay by one period T S content in the clock signal CLK.
【００４９】したがって、この第１の加算器１４は、倍
数値［Ｎ＋Ｊ］の小数値Ｊを分数で示した場合の分子値
Ｋ（整数）をクロック信号CLKにおける一定周期ＴSのク
ロックに同期して累積加算していき、加算値Ｈとして出
力していく。Therefore, the first adder 14 synchronizes the numerator value K (integer) when the decimal value J of the multiple value [N + J] is expressed as a fraction with the clock of the fixed period T S in the clock signal CLK. , And output as an added value H.
【００５０】比較回路１８の他方の入力端には、上限値
メモリ１７に記憶された上限値Ｌが常時印加されてい
る。そして、この比較回路１８は、第２の遅延回路１６
でクロック信号CLKにおける１周期ＴS分だけ遅延された
第１の加算器１４の加算値Ｈと上限値メモリ１７の上限
値Ｌとを比較して、加算値Ｈが上限値Ｌに達していない
場合は０値の出力値E（＝０）を出力する。また、比較
回路１８は加算値Ｈが上限値Ｌに達すると１値の出力値
E（＝１）を出力する。The upper limit L stored in the upper limit memory 17 is constantly applied to the other input terminal of the comparison circuit 18. The comparison circuit 18 is connected to the second delay circuit 16
Then, the addition value H of the first adder 14 delayed by one cycle T S in the clock signal CLK is compared with the upper limit value L of the upper limit value memory 17, and the addition value H has not reached the upper limit value L. In this case, an output value E (= 0) of 0 value is output. When the added value H reaches the upper limit L, the comparison circuit 18 outputs a one-valued output value.
E (= 1) is output.
【００５１】比較回路１８から出力された出力値Ｅは第
１の遅延回路１５のクリア端子（ＣＬＲ）へ入力される
とともに、第２の加算器１９の一方の入力端１９ｂに印
加される。The output value E output from the comparison circuit 18 is input to the clear terminal (CLR) of the first delay circuit 15 and is also applied to one input terminal 19b of the second adder 19.
【００５２】第１の加算器１４の加算値Ｈが上限値Ｌに
達していない場合、比較回路１８の出力値Eは０値を維
持しているので、第１の遅延回路１５の帰還値はクリア
されることはない。When the sum H of the first adder 14 has not reached the upper limit L, the output value E of the comparator 18 remains at 0, so that the feedback value of the first delay circuit 15 is It will not be cleared.
【００５３】一方、第１の加算器１４の加算値Ｈが上限
値Ｌに達すると、比較回路１８の出力値Eは１値に変化
し、第１の遅延回路１５の帰還値はクリアされる。すな
わち、この時点においては、上限値Ｌが帰還された帰還
値としての加算値Ｈと等しいので、この第１の遅延回路
１５から第１の加算器１４へ入力される帰還値は０にク
リアされる。On the other hand, when the sum H of the first adder 14 reaches the upper limit L, the output value E of the comparison circuit 18 changes to 1 and the feedback value of the first delay circuit 15 is cleared. . That is, at this time, since the upper limit L is equal to the added value H as the feedback value, the feedback value input from the first delay circuit 15 to the first adder 14 is cleared to zero. You.
【００５４】第１の加算器１４へ入力される帰還値が０
にクリアされると、第１の加算器１４から出力される加
算値Ｈも初期値Ｋに戻り、再度、分子値Ｋ（整数）に対
する累積加算を開始する。The feedback value input to the first adder 14 is 0
Is cleared, the addition value H output from the first adder 14 also returns to the initial value K, and the cumulative addition to the numerator value K (integer) is started again.
【００５５】第２の加算器１９の他方の入力端１９ａに
は、倍数値［Ｎ＋Ｊ］の整数値Ｎが入力されている。第
２の加算器１１は各入力端１９ａ、１９ｂに印加されて
いる値を加算して分周比Ｇとして分周器６へ印加する。
したがって、分周比Ｇは、比較回路１８の出力値Ｅが０
値の場合はＮとなり、比較回路１８の出力値Ｅが１値の
場合は［Ｎ＋１］となる。The other input terminal 19a of the second adder 19 receives an integer value N of a multiple value [N + J]. The second adder 11 adds the values applied to the input terminals 19a and 19b and applies the result to the frequency divider 6 as a frequency division ratio G.
Therefore, the dividing ratio G is such that the output value E of the comparing circuit 18 is 0
If the value is N, the value is N. If the output value E of the comparison circuit 18 is 1, the value is [N + 1].
【００５６】このように構成された演算回路１２におい
て、第１の加算器１４が、倍数値［Ｎ＋Ｊ］における小
数値Ｊを示す分数（Ｋ／Ｌ）の分子値Ｋを累積加算して
いき、加算値Ｈが前記小数値Ｊを示す分数（Ｋ／Ｌ）の
分母値（上限値）Ｌに達すると、比較回路１８の出力値
Ｅが１値となる。その結果、第２の加算器１９から出力
される分周比Ｇは［Ｎ＋１］となる。In the arithmetic circuit 12 configured as described above, the first adder 14 cumulatively adds the numerator value K of the fraction (K / L) indicating the decimal value J in the multiple value [N + J]. When the addition value H reaches a denominator value (upper limit value) L of a fraction (K / L) indicating the decimal value J, the output value E of the comparison circuit 18 becomes one value. As a result, the frequency division ratio G output from the second adder 19 is [N + 1].
【００５７】そして、演算回路１２から分周器６へ順次
印加される分周比Ｇにおいて、［Ｎ＋１］が出現する割
合は、分子値Ｋを何個（何回）累積すれば上限値である
分母値Ｌになるかで表されるので、結果として、倍数値
［Ｎ＋Ｊ］（＝［Ｎ＋Ｋ／Ｌ］）における小数値Ｊ（＝
Ｋ／Ｌ）となる。Then, in the frequency division ratio G sequentially applied from the arithmetic circuit 12 to the frequency divider 6, the rate at which [N + 1] appears is the upper limit value of how many (how many) numerator values K are accumulated. Since it is represented by the denominator value L, as a result, the decimal value J (=) in the multiple value [N + J] (= [N + K / L])
K / L).
【００５８】よって、分周器６へ印加される平均的な分
周比Ｇは演算回路１２に設定した倍数値［Ｎ＋Ｊ］とな
るので、出力端子５から出力される出力周波数信号ｄの
出力周波数ｆOは基準周波数ｆRの［Ｎ＋Ｊ］倍とするこ
とが可能である。Therefore, the average frequency division ratio G applied to the frequency divider 6 becomes the multiple value [N + J] set in the arithmetic circuit 12, so that the output frequency of the output frequency signal d output from the output terminal 5 f O can be set to [N + J] times the reference frequency f R.
【００５９】この場合、第１の加算器１４は、加算値Ｈ
がオーバフローする前の小数値Ｊの分母値（上限値）Ｌ
に達した時点で、比較回路１８からの出力値Ｅが１値と
なり、第１の加算器１４に対する帰還値がクリアされ、
出力される加算値Ｈが分子値である初期値Ｋに戻る。In this case, the first adder 14 calculates the sum H
Denominator value (upper limit) L of decimal value J before overflow
, The output value E from the comparison circuit 18 becomes 1, and the feedback value to the first adder 14 is cleared.
The output added value H returns to the initial value K which is the numerator value.
【００６０】したがって、第１の加算器１４を余裕を持
ったビット構成の加算器とすることにより、１台の第１
の加算器１４でもって、種々の分母値Ｌに対応できる。
その結果、倍数値［Ｎ＋Ｊ］の小数値Ｊの分母値Ｌを任
意の整数値にできるので、逆に、分子値Ｋも任意の整数
値に設定できる。よって、１台の第１の加算器１４でも
って、出力周波数信号ｄの出力周波数ｆOを基準周波数
信号ａの基準周波数ｆSの任意の有理数倍に設定可能と
なる。例えば、倍数値［Ｎ＋Ｊ］の小数値Ｊとして、Ｊ
＝１／１０００１、１／１０００２のような端数を設定
可能である。Therefore, by using the first adder 14 as a bit-structured adder having a margin, one first adder 14 can be used.
Can correspond to various denominator values L.
As a result, the denominator value L of the decimal value J of the multiple value [N + J] can be set to an arbitrary integer value, and conversely, the numerator value K can be set to an arbitrary integer value. Therefore, with the first adder 14 of one, it is possible set the output frequency f O of the output frequency signal d to any rational multiple of the reference frequency f S of the reference frequency signal a. For example, as a decimal value J of a multiple value [N + J], J
Fractions such as = 1/100001, 1/1002 can be set.
【００６１】また、出力周波数信号ｄの出力周波数ｆO
を変更する場合は、対応する倍数値［Ｎ＋Ｊ］を分周条
件設定部１３に操作入力するのみでよいので、周波数信
号発生装置の操作性を大幅に向上できる。The output frequency f O of the output frequency signal d
Is changed, it is only necessary to input the corresponding multiple value [N + J] to the frequency division condition setting unit 13, so that the operability of the frequency signal generator can be greatly improved.
【００６２】[0062]
【発明の効果】以上説明したように、本発明の周波数信
号発生装置においては、分周器に印加する分周比を演算
する演算回路における第１の加算器から出力される加算
値Ｈと倍数値［Ｎ＋Ｊ］を構成する小数値Ｊを分数（Ｋ
／Ｌ）で示した場合の分数の分母値（上限値）Ｌとを比
較して加算値Ｈがこの上限値に達したとき［Ｎ＋１］の
分周比Ｇを出力している。したがって、簡単な１つのハ
ード回路部材のみで、出力周波数信号の出力周波数を任
意の有理数に設定でき、かつ操作性の向上及び製造費の
節減を図ることができる。As described above, in the frequency signal generator according to the present invention, the addition value H output from the first adder in the arithmetic circuit for calculating the frequency division ratio applied to the frequency divider is doubled. The decimal value J constituting the numerical value [N + J] is expressed as a fraction (K
/ L) is compared with the denominator value (upper limit) L of the fraction, and when the added value H reaches this upper limit, the division ratio G of [N + 1] is output. Therefore, the output frequency of the output frequency signal can be set to an arbitrary rational number with only one simple hardware circuit member, and operability can be improved and manufacturing costs can be reduced.
【図１】本発明の一実施形態に係わる周波数信号発生装
置の概略構成を示すブロック図FIG. 1 is a block diagram showing a schematic configuration of a frequency signal generator according to an embodiment of the present invention.
【図２】同実施形態に係わる周波数信号発生装置に組込
まれた演算回路の詳細構成を示すブロック図FIG. 2 is a block diagram showing a detailed configuration of an arithmetic circuit incorporated in the frequency signal generator according to the embodiment;
【図３】ＰＬＬ回路を用いた一般的な周波数信号発生装
置の概略構成を示すブロック図FIG. 3 is a block diagram showing a schematic configuration of a general frequency signal generator using a PLL circuit;
【図４】同周波数信号発生装置に組込まれた分周器に印
加される分周比の変化を示す波形図FIG. 4 is a waveform chart showing a change in a frequency division ratio applied to a frequency divider incorporated in the frequency signal generator.
【図５】従来のフラクショナルＰＬＬを採用した周波数
信号発生装置の概略構成を示すブロック図FIG. 5 is a block diagram showing a schematic configuration of a conventional frequency signal generator employing a fractional PLL.
【図６】同フラクショナルＰＬＬを採用した周波数信号
発生装置に組込まれた演算回路の詳細構成を示すブロッ
ク図FIG. 6 is a block diagram showing a detailed configuration of an arithmetic circuit incorporated in the frequency signal generator using the fractional PLL.
１…基準信号発生器 ２…位相検波器 ３…ループフィルタ ４…ＶＣＯ ５…出力端子 ６…分周器 １２…演算回路 １３…分周条件設定部 １４…第１の加算器 １５…第１の遅延回路 １６…第２の遅延回路 １７…上限値メモリ １８…比較回路 １９…第２の加算器 DESCRIPTION OF SYMBOLS 1 ... Reference signal generator 2 ... Phase detector 3 ... Loop filter 4 ... VCO 5 ... Output terminal 6 ... Divider 12 ... Operation circuit 13 ... Division condition setting part 14 ... First adder 15 ... First Delay circuit 16: Second delay circuit 17: Upper limit value memory 18: Comparison circuit 19: Second adder
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J106 AA04 BB10 CC01 CC21 CC41 CC53 CC58 DD13 DD44 GG09 HH10 JJ05 KK36 PP03 QQ02 RR12 RR18 SS05 ──────────────────────────────────────────────────続 き Continued on the front page F term (reference) 5J106 AA04 BB10 CC01 CC21 CC41 CC53 CC58 DD13 DD44 GG09 HH10 JJ05 KK36 PP03 QQ02 RR12 RR18 SS05
Claims (1)
生する基準信号発生器（１）と、この基準信号発生器か
ら出力された基準周波数信号と入力された分周信号との
位相差を検出して位相差に対応する位相差信号を出力す
る位相検波器（２）と、この位相検波器から出力された
位相差信号に対応した周波数を有する周波数信号を出力
する電圧制御発振器（４）と、この電圧制御発振器から
出力された出力周波数信号の周波数を印加された整数の
分周比で分周して分周信号として前記位相検波器へ送出
する分周器（６）と、入力された整数値（Ｎ）と小数値
（Ｊ）とからなる倍数値（Ｎ＋Ｊ）から、前記分周器へ
順次印加する分周比（Ｇ）の平均値が前記倍数値となる
ように、各分周比を順次算出していく演算回路（１２）
とを備えた周波数信号発生装置において、 前記演算回路（１２）は、 前記入力された小数値を分数（Ｋ／Ｌ）で示した場合に
おける分母値（Ｌ）を上限値として記憶する上限値メモ
リ（１７）と、 前記入力された小数値を分数で示した場合における分子
値（Ｋ）と入力された帰還値とを加算して出力する第１
の加算器（１４）と、 この第１の加算器から出力された加算値（Ｈ）を遅延さ
せて前記第１の加算器へ帰還値として送出する第１の遅
延回路（１５）と、 前記第１の加算器から出力された加算値（Ｈ）を遅延さ
せる第２の遅延回路（１６）と、 この第２の遅延回路から出力された加算値と前記上限値
メモリに記憶された上限値とを比較して、加算値が上限
値未満のときに０値の出力値（Ｅ）を出力し、加算値が
上限値に達すると１値の出力値（Ｅ）を出力して前記第
１の遅延回路をクリアする比較回路（１８）と、 前記入力された整数値と前記比較回路の出力値（Ｅ）と
を加算して、加算値を分周比（Ｇ）として前記分周器へ
印加する第２の加算器（１９）とを備えた周波数信号発
生装置。1. A reference signal generator for generating a reference frequency signal having a reference frequency, and detecting a phase difference between the reference frequency signal output from the reference signal generator and the input divided signal. A phase detector that outputs a phase difference signal corresponding to the phase difference, a voltage controlled oscillator that outputs a frequency signal having a frequency corresponding to the phase difference signal output from the phase detector, A frequency divider (6) that divides the frequency of the output frequency signal output from the voltage controlled oscillator by an applied integer division ratio and sends the frequency-divided signal to the phase detector; From the multiple value (N + J) consisting of the numerical value (N) and the decimal value (J), each division ratio is set so that the average value of the division ratio (G) sequentially applied to the frequency divider becomes the multiple value. Arithmetic circuit (12) for sequentially calculating
The arithmetic circuit (12) includes: an upper limit value memory for storing a denominator value (L) when the input decimal value is represented by a fraction (K / L) as an upper limit value. (17) a first value for adding and outputting the numerator value (K) and the input feedback value when the input decimal value is expressed as a fraction
An adder (14), a first delay circuit (15) for delaying the added value (H) output from the first adder and sending it as a feedback value to the first adder; A second delay circuit for delaying the added value (H) output from the first adder; an added value output from the second delay circuit; and an upper limit value stored in the upper limit value memory. And outputs a zero value output value (E) when the added value is less than the upper limit value, and outputs a one value output value (E) when the added value reaches the upper limit value, A comparing circuit (18) for clearing the delay circuit of (1), and adding the input integer value and the output value (E) of the comparing circuit to obtain the added value as a dividing ratio (G) to the divider. A frequency signal generator including a second adder (19) for applying the frequency signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31694699A JP2001136064A (en) | 1999-11-08 | 1999-11-08 | Frequency signal generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31694699A JP2001136064A (en) | 1999-11-08 | 1999-11-08 | Frequency signal generator |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001136064A true JP2001136064A (en) | 2001-05-18 |
Family
ID=18082709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31694699A Pending JP2001136064A (en) | 1999-11-08 | 1999-11-08 | Frequency signal generator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001136064A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003055088A1 (en) * | 2001-12-21 | 2003-07-03 | Kabushiki Kaisha Toyota Jidoshokki | Receiver |
| US6775724B2 (en) * | 2000-02-28 | 2004-08-10 | Yamaha Corporation | Method and apparatus for synchronization control for various frequencies |
-
1999
- 1999-11-08 JP JP31694699A patent/JP2001136064A/en active Pending
Cited By (2)
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| US6775724B2 (en) * | 2000-02-28 | 2004-08-10 | Yamaha Corporation | Method and apparatus for synchronization control for various frequencies |
| WO2003055088A1 (en) * | 2001-12-21 | 2003-07-03 | Kabushiki Kaisha Toyota Jidoshokki | Receiver |
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