JPH02234515A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPH02234515A JPH02234515A JP1055492A JP5549289A JPH02234515A JP H02234515 A JPH02234515 A JP H02234515A JP 1055492 A JP1055492 A JP 1055492A JP 5549289 A JP5549289 A JP 5549289A JP H02234515 A JPH02234515 A JP H02234515A
- Authority
- JP
- Japan
- Prior art keywords
- frequency modulation
- voltage controlled
- modulation sensitivity
- pll
- controlled oscillator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000035945 sensitivity Effects 0.000 claims abstract description 23
- 229920000729 poly(L-lysine) polymer Polymers 0.000 abstract 3
- 238000012544 monitoring process Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 238000010187 selection method Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ｃ産業上の利用分野〕
この発明は、電子・通信機器に使用するＰＬＬ回路に関
するものである。
するものである。
〔従来の技術］
第３図は従来のＰＬＬ回路を示し、本回路は主として位
相比較器１と、ローパスフィルタ２と、電圧制御発振器
３から構成される。
相比較器１と、ローパスフィルタ２と、電圧制御発振器
３から構成される。
次に動作について説明する。電圧制御発振器３から発振
される出力信号Ｖ，は、入力信号Ｖ ｉｎと位相比較器
ｌにおいて位相比較される。次いで、その情報はローパ
スフィルタ２を介して電圧制御発振器３に伝えられ、電
圧制御発振器３ではこの情報を基に位相を調整して、発
振を行い、外部に出力すると同時に位相比較器１にもフ
ィードバックされる。以上の様にして、電圧制御発振器
３の周波数、及び位相が、常に入力信号のそれらと一致
するように制御される。
される出力信号Ｖ，は、入力信号Ｖ ｉｎと位相比較器
ｌにおいて位相比較される。次いで、その情報はローパ
スフィルタ２を介して電圧制御発振器３に伝えられ、電
圧制御発振器３ではこの情報を基に位相を調整して、発
振を行い、外部に出力すると同時に位相比較器１にもフ
ィードバックされる。以上の様にして、電圧制御発振器
３の周波数、及び位相が、常に入力信号のそれらと一致
するように制御される。
従来のＰＬＬ回路は以上のように構成されているので、
周波数変調感度、及びロックレンジが固定されてしまう
ため、入力信号の位相差が小さく安定している状態でも
ループ雑音帯域は一定となるなどの問題点があった． この発明は上記のような問題点を解消するためになされ
たもので、入力信号の安定状態に応じて、Ｎ個の電圧制
御発振器の中から最小のループ雑音帯域をもつそれを選
択し、常に最通なループ雑音帯域を得ることを可能とし
たＰＬＬ回路を得ることを目的とする。
周波数変調感度、及びロックレンジが固定されてしまう
ため、入力信号の位相差が小さく安定している状態でも
ループ雑音帯域は一定となるなどの問題点があった． この発明は上記のような問題点を解消するためになされ
たもので、入力信号の安定状態に応じて、Ｎ個の電圧制
御発振器の中から最小のループ雑音帯域をもつそれを選
択し、常に最通なループ雑音帯域を得ることを可能とし
たＰＬＬ回路を得ることを目的とする。
この発明にがかるＰＬＬ回路は、異なる周波数変調感度
をもつＮ個の電圧制御発振器の中から、入力信号の位相
状態に応じて最小の周波数変調感度をもつ電圧制御発振
器を選別できるようにしたものである． 〔作用〕 この発明においては、入力信号に応じて、監視回路は周
期的にロックレンジを検知し、ロックレンジ■周波数変
調感度の関係からそのロックレンジを満足する最小の周
波数変訓感度をもつ電圧制御発振器を、同期完了後に制
御回路が選択する。
をもつＮ個の電圧制御発振器の中から、入力信号の位相
状態に応じて最小の周波数変調感度をもつ電圧制御発振
器を選別できるようにしたものである． 〔作用〕 この発明においては、入力信号に応じて、監視回路は周
期的にロックレンジを検知し、ロックレンジ■周波数変
調感度の関係からそのロックレンジを満足する最小の周
波数変訓感度をもつ電圧制御発振器を、同期完了後に制
御回路が選択する。
これにより、ループ雑音帯域はループ雑音帯域戊周波数
変調感度の関係から入力信号に応じた最小の値に設定可
能となる． 〔実施例〕 以下本発明の一実施例を図について説明する．第１図は
本発明の一実施例によるＰＬＬ回路を示し、本回路は、
それぞれ位相比較器１ａ〜Ｉｎ，ローパスフィルタ２８
〜２ｎ，電圧制御発振器３ａ〜３ｎからなるＮ系列のＰ
ＬＬ，上記ＰＬＬに入力される入力信号を検知する監視
回路４、監視回路４及びＰＬＬの出力を検討し、上記各
ＰＬＬの同期が完了した状態で最小の周波数変調感度を
もつ電圧制御発振器を上記Ｎ個のうちから１つ選択する
制御回路５から構成される。
変調感度の関係から入力信号に応じた最小の値に設定可
能となる． 〔実施例〕 以下本発明の一実施例を図について説明する．第１図は
本発明の一実施例によるＰＬＬ回路を示し、本回路は、
それぞれ位相比較器１ａ〜Ｉｎ，ローパスフィルタ２８
〜２ｎ，電圧制御発振器３ａ〜３ｎからなるＮ系列のＰ
ＬＬ，上記ＰＬＬに入力される入力信号を検知する監視
回路４、監視回路４及びＰＬＬの出力を検討し、上記各
ＰＬＬの同期が完了した状態で最小の周波数変調感度を
もつ電圧制御発振器を上記Ｎ個のうちから１つ選択する
制御回路５から構成される。
次に動作について説明する．
Ｎ個のＰＬＬの電圧制御発振器３ａ〜３ｎは互いに異な
る周波数変調感度をもつ。監視回路４では周期的にロッ
クレンジ（ここで、ロックレンジ■周波数変調感度の関
係がある）を検知し、その情報を制御回路５へ送出する
。制御回路５は監視回路４からの情報を基にＰＬＬの出
力を検討しながら同期の完了している最小の周波数変調
感度をもつ電圧制御発振器から構成されるＰＬＬの出力
を選択してＰＬＬ出力として外部へ送出する．このよう
な本実施例では、入力信号の位相状態にムラがある場合
でも、監視回路は周期的にロックレンジを検知し、ロッ
クレンジ■周波数変調感度の関係からそのロックレンジ
を満足する最小の周波数変調感度をもつ電圧制御発振器
を同期完了後に制御回路によって選択するから、ループ
雑音帯域はループ雑音帯域■周波数変調感度の関係から
その場合の入力信号に応じた最小の値に設定することが
可能となる． なお、上記実施例では、ループ雑音帯域のみに着目した
が、同期時間を短くするために、同期過程においては、
大きな周波数変調惑度をもつ電圧制御発振器から成るＰ
ＬＬを採用し、同期した後は、ループ雑音帯域の小さな
ＰＬＬを採用する段階式選定方式を用いることも考えら
れる．またこの場合は、第２図に示す第２の実施例のよ
うに、第１図の監視回路を取り除いたブロック構成で回
路を構成できる．これは、同期時間ｏｃｌ／周波数変調
感度の関係があるからである． 〔発明の効果〕 以上のように、この発明によれば、異なる周波数変調感
度をもつＮ個の電圧制御発振器の中から、入力信号の位
相状態に応じて最小の周波数変調感度をもつ電圧制御発
振器を選別できるようにしたので、入力信号の位相状態
にムラがある場合でも、その場合に応じた最適のループ
雑音帯域を設定することが可能となる効果がある．
る周波数変調感度をもつ。監視回路４では周期的にロッ
クレンジ（ここで、ロックレンジ■周波数変調感度の関
係がある）を検知し、その情報を制御回路５へ送出する
。制御回路５は監視回路４からの情報を基にＰＬＬの出
力を検討しながら同期の完了している最小の周波数変調
感度をもつ電圧制御発振器から構成されるＰＬＬの出力
を選択してＰＬＬ出力として外部へ送出する．このよう
な本実施例では、入力信号の位相状態にムラがある場合
でも、監視回路は周期的にロックレンジを検知し、ロッ
クレンジ■周波数変調感度の関係からそのロックレンジ
を満足する最小の周波数変調感度をもつ電圧制御発振器
を同期完了後に制御回路によって選択するから、ループ
雑音帯域はループ雑音帯域■周波数変調感度の関係から
その場合の入力信号に応じた最小の値に設定することが
可能となる． なお、上記実施例では、ループ雑音帯域のみに着目した
が、同期時間を短くするために、同期過程においては、
大きな周波数変調惑度をもつ電圧制御発振器から成るＰ
ＬＬを採用し、同期した後は、ループ雑音帯域の小さな
ＰＬＬを採用する段階式選定方式を用いることも考えら
れる．またこの場合は、第２図に示す第２の実施例のよ
うに、第１図の監視回路を取り除いたブロック構成で回
路を構成できる．これは、同期時間ｏｃｌ／周波数変調
感度の関係があるからである． 〔発明の効果〕 以上のように、この発明によれば、異なる周波数変調感
度をもつＮ個の電圧制御発振器の中から、入力信号の位
相状態に応じて最小の周波数変調感度をもつ電圧制御発
振器を選別できるようにしたので、入力信号の位相状態
にムラがある場合でも、その場合に応じた最適のループ
雑音帯域を設定することが可能となる効果がある．
第１図は本発明の一実施例によるＰＬＬ回路のブロック
図、第２図は本発明の第２の実施例によるＰＬＬ回路の
ブロック図、第３図は従来のＰＬＬ回路のブロック図で
ある。 図において、１は位相比較器、２はローパスフィルタ、
３は電圧制御発振器、４は監視回路、５は制御回路、６
は分配器、７は段階式選択機能付制御回路である． なお図中同一符号は同一又は同一部分を示す。
図、第２図は本発明の第２の実施例によるＰＬＬ回路の
ブロック図、第３図は従来のＰＬＬ回路のブロック図で
ある。 図において、１は位相比較器、２はローパスフィルタ、
３は電圧制御発振器、４は監視回路、５は制御回路、６
は分配器、７は段階式選択機能付制御回路である． なお図中同一符号は同一又は同一部分を示す。
Claims (1)
- （１）位相比較器およびローパスフィルタとともＮ系列
設けられ、それぞれＰＬＬを構成し、それぞれ異なる周
波数変調感度をもつＮ個の電圧制御発振器と、 上記各ＰＬＬの同期が完了した状態で最小の周波数変調
感度をもつ電圧制御発振器を上記Ｎ個のうちから選択す
る制御回路とを備え、 入力信号の位相状態に応じて、最小の周波数変調感度を
もつ電圧制御発振器を選択することにより、最小のルー
プ雑音帯域を得ることができるようにしたことを特徴と
するＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1055492A JPH02234515A (ja) | 1989-03-08 | 1989-03-08 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1055492A JPH02234515A (ja) | 1989-03-08 | 1989-03-08 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02234515A true JPH02234515A (ja) | 1990-09-17 |
Family
ID=13000130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1055492A Pending JPH02234515A (ja) | 1989-03-08 | 1989-03-08 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02234515A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6150886A (en) * | 1998-10-20 | 2000-11-21 | Mitsubishi Denki Kabushiki Kaisha | Phase locked loop circuit with multiple combinations which each produce a single phase and multiphase clock signals |
-
1989
- 1989-03-08 JP JP1055492A patent/JPH02234515A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6150886A (en) * | 1998-10-20 | 2000-11-21 | Mitsubishi Denki Kabushiki Kaisha | Phase locked loop circuit with multiple combinations which each produce a single phase and multiphase clock signals |
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