JPH02232925A - Selective etching of amorphous silicon - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はアモルファスシリコンの選択エッチング方法、
特にこの選択エッチング方法を用いた薄膜トランジスタ
の製造方法に関するものである。[Detailed Description of the Invention] [Industrial Application Field] The present invention provides a selective etching method for amorphous silicon;
In particular, the present invention relates to a method of manufacturing a thin film transistor using this selective etching method.
従来、この種のアモルファスシリコン薄膜}9ンジスタ
の製造方法においては、大量生産の必要性からスループ
ットの高いウェットエッチング法が用いられていた。従
来のアモルファスシリコンのウェットエッチング方法に
は、弗酸と硝酸の混合水溶液を用いる方法(例えばアプ
ライド・フィジックス・レター48巻26号1986年
6月30日号1783〜1784ページ, Appl.
Phys Letlvo148,no26,30Ju
ne 1986 P1783 〜1784)や、弗.酸
,硝酸,燐酸の混合液を用いる方法(例えばジャーナル
オブバキュームサイエンステクノロジイA4巻2号,
1986年3・4月号239〜241ページ,J.Va
c.Sci.Technol.A4(2),mon/A
pr 1986.P239〜241)がある。Conventionally, in the manufacturing method of this type of amorphous silicon thin film transistor, a wet etching method with high throughput has been used due to the necessity of mass production. Conventional wet etching methods for amorphous silicon include a method using a mixed aqueous solution of hydrofluoric acid and nitric acid (for example, Applied Physics Letters Vol. 48, No. 26, June 30, 1986, pp. 1783-1784, Appl.
Phys Letlvo148, no26, 30Ju
ne 1986 P1783-1784) and F. A method using a mixture of acid, nitric acid, and phosphoric acid (e.g., Journal of Vacuum Science and Technology A4, No. 2,
March/April 1986, pages 239-241, J. Va
c. Sci. Technol. A4(2), mon/A
pr 1986. P239-241).
上述した従来の技術によれば、アモルファスシリコンの
エッチングに弗酸系の混合溶液を用いているため、アモ
ルファスシリコン薄膜トランジスタのゲート絶縁膜であ
るプラズマCVDによる窒化シリコン膜や酸化シリコン
膜およびガラス基板のエッチングスピードが早く層間絶
縁不良や、ガラス基板やゲート絶縁膜の表面あれが発生
し歩留りが低いという欠点があった。また弗酸系の混合
溶液は排水設備にも特別な処理設備が必要なため設備費
が高いという欠点がある。According to the conventional technology described above, since a hydrofluoric acid-based mixed solution is used for etching amorphous silicon, etching of a silicon nitride film, a silicon oxide film, and a glass substrate, which are gate insulating films of amorphous silicon thin film transistors, by plasma CVD is difficult. The drawbacks are that the speed is high and the yield is low due to poor interlayer insulation and surface roughness of the glass substrate and gate insulating film. Furthermore, hydrofluoric acid-based mixed solutions require special treatment equipment for drainage facilities, which has the disadvantage of high equipment costs.
本発明によれば、アモルファスシリコンのエッチングに
水酸化第4級アンモニウムないしは第4級アンモニウム
塩を主成分とする有機アルカリ溶液を用いるアモルファ
スシリコンの選択エッチング方法を得る。According to the present invention, there is provided a method for selectively etching amorphous silicon using an organic alkaline solution containing quaternary ammonium hydroxide or a quaternary ammonium salt as a main component.
本発明のアモルファスシリコンの選択エッチング方法に
よれば、ガラス基板やゲート絶縁膜をエッチングするス
ピードが遅いため、層間絶縁不良や表面あれが全く発生
せず,歩留りが高いという利点を有する。またエッチン
グ液の排水も特別な設備を必要としないという利点を有
する。According to the selective etching method of amorphous silicon of the present invention, since the speed of etching the glass substrate and the gate insulating film is slow, there is no occurrence of interlayer insulation defects or surface roughness, and there is an advantage that the yield is high. It also has the advantage that no special equipment is required for draining the etching solution.
次に、本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第1図は本発明の一実施例の製造工程途中における薄膜
トランジスタの断面図である。ガラス基板1にITO(
酸化インジウムスズ)lJ800人をアルゴンスパッタ
法により成膜し続いてプラズマCvD法によりリンドー
プアモルファスシリコン膜を400人成膜しフォトレジ
スト法によりパターニンクシリンドーフ゜アモルファス
シリコン膜はドライエッチング法によりエッチングしI
TO膜はウェットエッチング法によりエッチングしてド
レイン電極2,透明電極3,パターン化したリンドープ
アモルファスシリコン膜4を形成した。FIG. 1 is a sectional view of a thin film transistor in the middle of a manufacturing process according to an embodiment of the present invention. ITO (
Indium tin oxide) 800 layers were deposited by argon sputtering, followed by 400 phosphorus-doped amorphous silicon films deposited by plasma CVD, patterned by photoresist, and etched by dry etching.
The TO film was etched by a wet etching method to form a drain electrode 2, a transparent electrode 3, and a patterned phosphorus-doped amorphous silicon film 4.
次に、アモルファスシリコン膜2000人と窒化シリコ
ン膜3000人とプラズマCVD法により連続して成膜
した後、クロム膜1000人をアルゴンスパッタ法によ
り成膜し、フォトレジスト法によりパターニングし、ク
ロム膜をウェットエッチング法によりエッチングし、窒
化シリコン膜をドライエッチング法によりエッチングし
てアモルファスシリコン膜5,ゲート電極7,ゲート絶
縁腺6を形成したのが第1図で示す製造工程途中におけ
る薄膜トランジスタである。ここでゲート電極7とゲー
ト絶縁膜6とをマスクにしてアモルファスシリコン膜5
とリンドープアモルファスシリコン膜4の一部を水酸化
テトラメチルアンモニウム1重量%水溶液50℃の条件
でエッチングした。アモルファスシリコン,リンドープ
アモルファスシリコンのエッチングスピードは1000
人/min窒化シリコン膜,ガラス基板,ITO!,ク
ロム膜のエッチングスピードはともに20人/min以
下であった。このようにして製造したアモルファスシリ
コン薄膜トランジスタは、層間絶縁不良がなくかつガラ
ス基板の表面あれが全くなかった。これはアモルファス
シリコンのエッチングに水酸化テトラメチルアンモニウ
ム水溶液を使用したために、ゲート絶縁膜やガラス基板
のエッチングがほとんどないためと考えられる。Next, 2,000 amorphous silicon films and 3,000 silicon nitride films were successively deposited by plasma CVD, and then 1,000 chromium films were deposited by argon sputtering, patterned by photoresist, and the chromium film The thin film transistor in the middle of the manufacturing process shown in FIG. 1 is obtained by etching by a wet etching method and etching the silicon nitride film by a dry etching method to form an amorphous silicon film 5, a gate electrode 7, and a gate insulating gland 6. Here, using the gate electrode 7 and the gate insulating film 6 as a mask, the amorphous silicon film 5 is
A part of the phosphorus-doped amorphous silicon film 4 was etched in a 1% by weight aqueous solution of tetramethylammonium hydroxide at 50°C. Etching speed of amorphous silicon and phosphorus-doped amorphous silicon is 1000
People/min Silicon nitride film, glass substrate, ITO! The etching speed of the chromium film was less than 20 people/min in both cases. The amorphous silicon thin film transistor manufactured in this manner had no interlayer insulation defects and no surface roughness on the glass substrate. This is thought to be because the aqueous tetramethylammonium hydroxide solution was used to etch the amorphous silicon, so there was almost no etching of the gate insulating film or glass substrate.
第2図は本発明の他の実施例の製造工程途中における薄
膜トランジスタの断面図である。ガラス基板11にクロ
ム膜1000人をアルゴンスパッタ法により成膜しフォ
トレジスト法によりパターニングし、ウェットエッチン
グ法によりエッチングしてゲート電極17を形成した。FIG. 2 is a sectional view of a thin film transistor in the middle of the manufacturing process according to another embodiment of the present invention. A 1000 chrome film was formed on a glass substrate 11 by argon sputtering, patterned by a photoresist method, and etched by a wet etching method to form a gate electrode 17.
次に、プラズマCVD法により窒化シリコン膜3000
人,アモルフ7スシリコン膜3000人,リンドープア
モルファスシリコン膜300人を連続して形成しフォト
レジスト法によりパターニングし、ドライエッチング法
によりリンドーブアモルファスシリコン膜,アモルファ
スシリコン膜をドライエッチング法によりエッチングし
て、ゲート絶縁膜16,アモルファスシリコン膜15,
リンドープアモルファスシリコン膜l4を形成した.次
に、グロム膜3 0 0 0人をアルゴンスパッタ法に
より製膜し、フォトレジスト法によりパターニングしウ
ェットエッチング法によりエッチングしてドレイン電極
12,ソース電極18を形成した。さらにITO(酸化
インジウムスズ)膜1000人をアルゴンスパッタ法に
より製膜しフォトレジスト法によりパターニングしウェ
ット法によりエッチングして透明電極13を形成したの
が第2図に示す製造工程途中における薄膜トランジスタ
である。ここでドレイン電稼12とソース電極18とを
マスクとしてリンドープアモルファスシリコン膜14を
第4級アンモニウム塩を主成分とする有機アルカリ溶液
としてセミコクリーン23(フルウチ化学製)60℃の
条件で2分間エッチングした。リンドープアモルファス
シリコン膜,アモルファスシリコン膜のエッチングスピ
ードはともに500人/minで選択性はないがエッチ
ングスピードの均一性が良いため問題とはならない。窒
化シリコン膜,ガラス基板,ITO膜,クロム膜のエッ
チングスピードは測定できないほど少なかった。このよ
うにして製造したアモルファスシリコン薄膜トランジス
タも層間絶縁不良がなくかつゲート絶縁膜やガラス基板
の表面あれが全くなかった。これはアモルファスシリコ
ンのエッチングに第4級アンモニウム塩を主成分とする
有機アルカリ溶液を用いたために、ゲート絶縁膜やガラ
ス基板のエッチングがほとんどないためと考えられる。Next, a silicon nitride film 3000 is deposited by plasma CVD method.
3,000 layers of amorphous silicon film, 300 layers of phosphorous-doped amorphous silicon film, and 300 layers of phosphorus-doped amorphous silicon film were successively formed and patterned using a photoresist method, and the phosphorus-doped amorphous silicon film was etched using a dry etching method. The gate insulating film 16, the amorphous silicon film 15,
A phosphorus-doped amorphous silicon film l4 was formed. Next, a 3000 ml film was formed by argon sputtering, patterned by photoresist, and etched by wet etching to form drain electrode 12 and source electrode 18. Furthermore, 1,000 ITO (indium tin oxide) films were formed using the argon sputtering method, patterned using the photoresist method, and etched using the wet method to form transparent electrodes 13, resulting in the thin film transistor in the middle of the manufacturing process shown in Figure 2. . Here, using the drain electrode 12 and the source electrode 18 as masks, the phosphorus-doped amorphous silicon film 14 was coated with an organic alkaline solution containing quaternary ammonium salt as a main component using Semico Clean 23 (manufactured by Furuuchi Chemical Co., Ltd.) at 60°C for 2 minutes. Etched. The etching speed for both the phosphorus-doped amorphous silicon film and the amorphous silicon film is 500 people/min, and although there is no selectivity, this is not a problem because the etching speed is highly uniform. The etching speed of the silicon nitride film, glass substrate, ITO film, and chromium film was so low that it could not be measured. The amorphous silicon thin film transistor manufactured in this manner also had no interlayer insulation defects and no surface roughness of the gate insulating film or glass substrate. This is thought to be because an organic alkaline solution containing a quaternary ammonium salt as a main component was used for etching the amorphous silicon, so that the gate insulating film and the glass substrate were hardly etched.
なお、本実施例ではアモルファスシリコン成膜直後のア
モルファスシリコンの外形エッチングにドライエッチン
グ法を用いたがこの工程でも上部に薄いクロム膜等の金
属膜を形成しておいてこの金属膜をマスクとして第4級
アンモニウム塩を主成分とする有機アルカリ溶液を用い
てエッチングを行なえるのは言うまでもない。Note that in this example, a dry etching method was used to etch the outer shape of the amorphous silicon immediately after the amorphous silicon film was formed, but even in this step, a metal film such as a thin chromium film was formed on the top, and this metal film was used as a mask. It goes without saying that etching can be carried out using an organic alkaline solution containing a quaternary ammonium salt as a main component.
以上説明したように、本発明はアモルファスシリコンの
エッチングに水酸化第4級アンモニウムないしは第4級
アンモニウム塩を主成分とする有機アルカリ溶液を用い
ることにより、スループットが高くかつ歩留りの高いア
モルファスシリコン薄膜トランジスタの製造方法を提供
できる効果がある。As explained above, the present invention uses an organic alkaline solution containing quaternary ammonium hydroxide or quaternary ammonium salt as a main component for etching amorphous silicon, thereby producing amorphous silicon thin film transistors with high throughput and high yield. This has the effect of providing a manufacturing method.
第1図は本発明の一実施例による製造工程途中における
薄膜トランジスタの断面図、第2図は本発明の他の実施
例による製造工程途中における薄膜トランジスタの断面
図である。
1,11・・・・・・ガラス基板、2,12・・・・・
・ドレイン電極、3,13・・・・・・透明電極、4,
14・・・・・・リントーフアモルファスシリコン膜、
5.15・・・・・・アモルファスシリコン膜、6.1
6・・・・・・ゲート絶綴膜、7,17・・・・・・ゲ
ート電極、8,18・・・・・・ソース電極。
第1図FIG. 1 is a sectional view of a thin film transistor in the middle of a manufacturing process according to an embodiment of the present invention, and FIG. 2 is a sectional view of a thin film transistor in the middle of a manufacturing process according to another embodiment of the invention. 1, 11... Glass substrate, 2, 12...
・Drain electrode, 3, 13...Transparent electrode, 4,
14... Lintoff amorphous silicon film,
5.15...Amorphous silicon film, 6.1
6... Gate isolation film, 7, 17... Gate electrode, 8, 18... Source electrode. Figure 1
Claims (1)
アンモニウムないしは第4級アンモニウム塩を主成分と
する有機アルカリ溶液を用いることを特徴とするアモル
ファスシリコンの選択エッチング方法。A method for selectively etching amorphous silicon, characterized in that an organic alkaline solution containing quaternary ammonium hydroxide or a quaternary ammonium salt as a main component is used for selectively etching amorphous silicon.
Priority Applications (1)
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JP5429389A JPH02232925A (en) | 1989-03-06 | 1989-03-06 | Selective etching of amorphous silicon |
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JPH02232925A true JPH02232925A (en) | 1990-09-14 |
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JP5429389A Pending JPH02232925A (en) | 1989-03-06 | 1989-03-06 | Selective etching of amorphous silicon |
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JP (1) | JPH02232925A (en) |
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- 1989-03-06 JP JP5429389A patent/JPH02232925A/en active Pending
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