JPH0221486A - デュアルポートメモリ素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、表示系フレームメモリとして使用されるデュ
アルポートメモリ素子に係り、特にマルチタスク処理あ
るいはマルチプロセッサによるアクセスに好適な技術に
関する。

〔従来の技術〕

この種のデュアルポートメモリ素子について記載されて
いる例としては、日経マグロウヒル社、１９８６年３月
２４日発行、「日経エレクトロニクス（ＮＯ，３９１）
Ｊにおける論文記事「ラスタ演算機能を取り込みシリア
ル入力機能も付けた２５６に画像用デュアルポートメモ
リＪ（Ｐ２４３〜２６４）がある。

上記文献にも記載されているように、近年のデュアルポ
ートメモリ素子においては、論理演算機能およびライト
マスク機能が付加され、高機能化される傾向にある。

〔発明が解決しようとする課題〕

上記文献に記載されたデュアルポートメモリ素子におい
ては、表示系ハードウェアのフレームメモリとしての用
途には最適であると考えられるが、複数のプロセッサか
らのアクセスあるいはマルチタスク処理を考慮した場合
には、十分な機能を発揮し得ない点があることが本発明
者によって見い出された。

たとえば、上記デュアルポートメモリ素子で構成したフ
レームメモリをメインプロセッサおよびグラフィックプ
ロセッサ等の複数のプロセッサ又は複数のタスクにより
時分割でアクセスするマルチタスク環境を想定した場合
、−旦設定されたデュアルポートメモリ素子の論理演算
コード又はマスクデータを、タスクが切り替わったとき
にどのように管理すればよいかについて十分な配慮がな
されていなかった。

上記管理をソフトウェアにより実現することも考えられ
るが、高速性を要求される表示系において、表示速度が
低下するため実用的でなかった。

そのため、上記デュアルポートメモリ素子の使用法とし
ても、−群の表示タスクが終了するまでは他の表示タス
クを実行しないというような使われ方が一般的であった
。

本発明は、上記課題に着目してなされたものであり、そ
の目的は、デュアルポートメモリ素子を用いた効率的な
処理を実現可能な技術を提供することにある。

本発明の上記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、概ね次の通りである。

すなわち、ランダムポートを通じて読み出されたデータ
と外部からのマスクデータとの論理演算を実行する演算
手段と、該演算手段に対する演算コード又はマスクデー
タの値を一時的に保留可能な保持手段とを有し、上位装
置からのアクセスにより上記保持手段に右ける特定時点
の論理コード又はマスクデータの値の読み出しおよび書
き込みを可能としたものである。

〔作用〕

上記した手段によれば、タスク切換の際に切換時点にお
ける演算コード又はマスクデータを上位装置の制御によ
り記憶することが可能となるため、マルチタスク処理あ
るいはマルチプロセッサ構成によるタスク切換使用が可
能となり、デュアルポートメモリ素子を用いた効率的な
処理、例えば画像表示処理等を実現できる。

〔実施例〕

第１図は本発明の一実施例であるデュアルポートメモリ
素子の構成を示すブロック図、第２図は該デュアルポー
トメモリ素子における制御状態を示すタイミングチャー
ト、第３図は該デュアルポートメモリ素子を表示装置の
フレームメモリとして使用した場合を示すシステム構成
図、第４図はタスクの切換状態を示す説明図である。

本実施例のデュアルポートメモリ素子１は第１図に示す
ように、メモリ本体としてのランダムアクセスポート２
およびシリアルアクセスポート３を有しており、該ラン
ダムアクセスポート２に対して演算手段としての論理演
算回路４および入出力制御部５を備えている。

ランダムアクセスポート２側は６４ＫＸ４ビツトの入出
力ポートを備えており、８本のアドレス線６および４本
のデータ線７を有している。一方、シリアルポート側は
４ビツトの入出力ポートを備えており、４本のデータ線
８を有している。

上記ランダムアクセスポート２側のデータ線７は入出力
制御部５および論理演算回路４を経てランダムアクセス
ポート２に対して接続されており、上記データ線７はさ
らに入出力制御部５と論理演算回路４との間で分岐され
てマスクラッチ１０を経てランダムアクセスポート２に
人力されている。

上記論理演算回路４では、アドレス線６より演算コード
ラッチ１１を経て入力された演算コードに基づいて外部
データと素子内のデータとの論理演算を実行し、該実行
結果をランダムアクセスポート２に対して出力する構造
となっている。

ここで、上記演算コードラッチ１１右よびマスクラッチ
エロは演算コードおよびマスクデータの保持手段として
機能するものであり、演算コードラッチ１１は例えば４
ビツト構成でＡＮＤ、ＯＲ。

ＥＯＲ等の演算コードを設定可能な構造となっている。

なお、上記ランダムアクセスポート２は、制御系として
ＲΔ５ＳＣＡＳおよびＷＥの制御線を有しており、これ
らの制御手順については通常のＤＲＡＭのものと同様で
ある。

本実施例のデュアルポートメモリ素子１はその機能とし
ては、本来的に素子内に格納されていたデータと外部か
らの書き込みデータとの論理演算を実行する論理演算機
能と、データをビット単位に書き込み可能なライトマス
ク機能とを併有している。

ここで、演算コードおよびマスクデータの設定は、第２
図に示すようにまず、ＲＡＳをアクティブにする前にＣ
ＡＳおよびＷＥをアクティブとし、外部よりアドレス線
６の下位４ビツトに演算コードを乗せ、データ線７にマ
スクデータを乗せることにより行われる。以上の動作手
順によって、演算コードラッチ１１に演算コードが、マ
スクラッチ１０にはマスクデータがそれぞれ設定される
。

なお、当該マスクラッチ１０は“０”に設定することに
より、当該ビットがライトマスクとして機能する。

以上のようにして設定された演算コードおよびマスクデ
ータにしたがって、以降のランダムアクセスポート２に
対する書き込みにおいて、演算処理およびライトマスク
機能がはたらくことになる。

続いて、本実施例の特徴的な点である、演算コードおよ
びマスクデータの読み出しは以下のようにして行われる
。

まず、第２図に示されるようにＲＡＳがアクティブとな
る前に、ＣＡＳおよびＯＥをアクティブとすることによ
り、アドレス線６の下位４ビツトに対して上記演算コー
ドラッチ１１に設定されていた演算コードが出力される
。また、データ線７にはマスクラッチェロに設定されて
いたマスクデータが出力される。

以上のようにして予め外部からデュアルポートメモリ素
子１に対して設定されていた演算コード並びにマスクデ
ータを読み出すことが可能となる。

次に、上記デュアルポートメモリ素子１を表示装置１５
のフレームメモリ１３として使用した場合を第３図およ
び第４図によって説明する。

第３図において、上記に説明したデュアルポートメモリ
素子１はフレームメモリ１３としてそのランダムアクセ
スポート２側を中央処理装置１４（ＣＰ　Ｕ）に、その
シリアルアクセスポート３側を表示装置１５に接続され
ている。すなわちフレームメモリ１３は中央処理装置１
４によって表示データの書き込み・読み出しを行うとと
もに、ＣＲＴモニタ等の表示装置１５に対して表示デー
タを出力する構成となっている。

ここで、上記第３図に示されるような表示システムにお
いて、複数の表示タスクが実行される場合を想定してさ
らに説明する。

第４図は、中央処理装置１４内のマルチタスクを管理す
る管理モニタと表示タスクＡおよびＢが順次時系列的に
その処理が切り替わっていく状態を示している。

同図では、まず表示タスクＡの占有時間が終了し、タス
ク管理モニタの管理時間に切り替わる。

このときタスク管理モニタでは、上記表示タスクＡの実
行終了時点のフレームメモリ１３における論理演算コー
ド並びにマスクデータを上記デュアルポートメモリ素子
１内における演算コードラッチ１１およびマスクラッチ
ェロより読み出して表示タスクへの情報として記憶して
おく。このような演算コードラッチ１１およびマスクラ
ッチ１０からのデータの読み出し手順については前述の
通りである。

続いて、タスク管理モニタの管理時間から表示タスクＢ
の占有時間に切り替わり、表示タスクＢにおける処理が
フレームメモリ１３に対して実行される。上記表示タス
ク已による占有時間が終了すると、再度タスク管理モニ
タの管理時間に切り替わる。このとき、タスク管理モニ
タは上記と同様に表示タスクＢの実行終了時点のフレー
ムメモリ１３における論理演算コード並びにマスクデー
タを、上記デュアルポートメモリ素子１内における演算
コードラッチ１１およびマスクラッチ１０より読み出し
て表示タスクＢの情報として記憶する。次にタスク管理
モニタは同時間内において、前のサイクルで記憶してい
た表示タスクＡの論理コードおよびマスクデータを取り
出して、フレームメモリ１３のデュアルポートメモリ素
子ｌにおける論理コードラッチおよびマスクラッチｌＯ
に対して設定する。こような設定手順については前述の
通りである。その後、再度表示タスクＡの占有時間とな
り、上記で再設定された論理コードおよびマスクデータ
に基づいて表示タスク八における表示処理が再開される
。

このように、本実施例によれば、演算コードラッチ１１
およびマスクラッチエロを設け、両ラッチからの特定時
点における格納データの読み込みおよび書き込みを可能
としたことにより、該特定時点における演算コードおよ
びマスクデータの保持が可能となりタスクあるいはプロ
セッサを切り換えた際に以前の処理の状態を記憶してお
けるため、マルチタスクあるいはマルチプロセッサによ
る処理が可能となり、効率的な処理が実現される。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。

たとえば、実施例ではデュアルポートメモリ素子１　（
フレームメモリ１３）に対してマルチタスク処理でアク
セスした場合について説明したが、たとえばメインプロ
セッサとグラフィックプロセッサによるマルチプロサッ
セ方式でアクセスする方式としてもよい。

以上の説明では主として本発明者によってなされた発明
をその利用分野である、いわゆる表示システムにおける
フレームメモリとして使用するデュアルポートメモリ素
子に適用した場合について説明したが、これに限定され
るものではなく、他の用途に用いられるデュアルポート
メモリ素子であってもよい。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。

すなわち、本発明によれば、タスク切換の際にも演算コ
ード又はマスクデータが保持されているため、マルチタ
スク処理あるいはマルチプロセッサ構成によるタスク切
換使用が可能となり、デュアルポートメモリ素子を用い
た効率的な処理、例えば画像表示処理等を実現できる。

【図面の簡単な説明】

第１図は本発明の一実施例であるデュアルポートメモリ
素子の構成を示すブロック図、第２図は実施例のデュア
ルポートメモリ素子における制御状態を示すタイミング
チャート、第３図は同じ〈実施例のデュアルポートメモ
リ素子を表示装置のフレームメモリ１３として使用した
場合を示すシステム構成図、 ３１４図は実施例におけるタスクの切換状態を示す説明
図である。 １・・・デュアルポートメモリ素子、２・・・ランダム
アクセスポート、３・・・シリアルアクセスポート、４
・・・論理演算回路、５・・・入出力制御部、６・・・
アドレス線、７．８・・・データ線、１０・・・マスク
ラッチ、１１・・・演算コードラッチ、１３・・・フレ
ームメモリ、１４・・・中央処理装置（ＣＰＵ）　、１
５・・・表示装置。 タ　　　　　　　　マスクデータ 第 図

Claims (1)

【特許請求の範囲】
1. １、ビット単位での書き込みが可能なランダムポートと
   、時系列データの入出力を行うシリアルポートとを備え
   、上記ランダムポートを通じて読み出されたデータと外
   部からのマスクデータとの論理演算を実行する演算手段
   と、該演算手段に対する演算コード又はマスクデータの
   値を一時的に保留可能な保持手段とを有し、上位装置か
   らのアクセスにより上記保持手段における特定時点の論
   理コード又はマスクデータの値の読み出しおよび書き込
   みが可能であることを特徴とするデュアルポートメモリ
   素子。