JP2703418B2 - 中央演算処理装置 - Google Patents
中央演算処理装置Info
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- JP2703418B2 JP2703418B2 JP3094068A JP9406891A JP2703418B2 JP 2703418 B2 JP2703418 B2 JP 2703418B2 JP 3094068 A JP3094068 A JP 3094068A JP 9406891 A JP9406891 A JP 9406891A JP 2703418 B2 JP2703418 B2 JP 2703418B2
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- same
- cache memory
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
-
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- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
- G06F12/0853—Cache with multiport tag or data arrays
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Memory System (AREA)
Description
【0001】[発明の目的]
【0002】
【産業上の利用分野】この発明は、同一アドレスの同時
アクセス信号(以下、SAME ADDRESS信号という)を生成
し、キャッシュメモリへ通知する中央演算処理装置(以
下、プロセッサという)に関する。
アクセス信号(以下、SAME ADDRESS信号という)を生成
し、キャッシュメモリへ通知する中央演算処理装置(以
下、プロセッサという)に関する。
【0003】
【従来の技術】従来、スーパスカラ方式のプロセッサ
は、複数の命令を同時実行するため、2つ以上の演算器
と、マルチポートキャッシュメモリを持っている。
は、複数の命令を同時実行するため、2つ以上の演算器
と、マルチポートキャッシュメモリを持っている。
【0004】図3に、64セット、8ライン、4ワード
のキャッシュメモリの構成を、図4に、このキャッシュ
メモリを使用した従来のプロセッサのブロック図を示
す。
のキャッシュメモリの構成を、図4に、このキャッシュ
メモリを使用した従来のプロセッサのブロック図を示
す。
【0005】キャッシュメモリ11には、アクセス信号
生成回路(以下、SAME ADDRESS信号生成回路という)1
2と、演算器13,14が接続されている。演算器1
3,14からは、キャッシュメモリ11とSAME ADDRESS
信号生成回路12へ30ビットのアドレス信号が出力さ
れている。
生成回路(以下、SAME ADDRESS信号生成回路という)1
2と、演算器13,14が接続されている。演算器1
3,14からは、キャッシュメモリ11とSAME ADDRESS
信号生成回路12へ30ビットのアドレス信号が出力さ
れている。
【0006】このようなプロセッサでは、ロード/ロー
ド命令、ロード/ストア命令、ストア/ロード命令、ス
トア/ストア命令のようにキャッシュメモリ同時アクセ
スが生じる。すなわち、同一アドレスの同時アクセスが
生じ、ロード/ストア命令の順序に応じたデータの保証
(ロード命令の後にストア命令を実行する場合、ロード
データがストア前のデータであることを保証する)が必
要となる。
ド命令、ロード/ストア命令、ストア/ロード命令、ス
トア/ストア命令のようにキャッシュメモリ同時アクセ
スが生じる。すなわち、同一アドレスの同時アクセスが
生じ、ロード/ストア命令の順序に応じたデータの保証
(ロード命令の後にストア命令を実行する場合、ロード
データがストア前のデータであることを保証する)が必
要となる。
【0007】このため、SAME ADDRESS信号生成回路12
からキャッシュメモリ11に対し、同一アドレスの同時
アクセスであることを知らせるSAME ADDRESS信号を出力
している。従来のSAME ADDRESS信号生成回路12は、図
5のように演算器13,14から出力される30ビット
全てを比較している。
からキャッシュメモリ11に対し、同一アドレスの同時
アクセスであることを知らせるSAME ADDRESS信号を出力
している。従来のSAME ADDRESS信号生成回路12は、図
5のように演算器13,14から出力される30ビット
全てを比較している。
【0008】
【発明が解決しようとする課題】このように、従来のSA
ME ADDRESS信号生成回路は、演算器から出力されるアド
レスを全ビット比較しているため、回路規模が膨大であ
るという欠点があった。さらに、今後アドレスのビット
幅が増えると、それに伴い回路規模はますます増大して
いくことが予想される。
ME ADDRESS信号生成回路は、演算器から出力されるアド
レスを全ビット比較しているため、回路規模が膨大であ
るという欠点があった。さらに、今後アドレスのビット
幅が増えると、それに伴い回路規模はますます増大して
いくことが予想される。
【0009】そこでこの発明は、このような従来の事情
に鑑みてなされたものであり、その目的とするところ
は、SAME ADDRESS信号生成回路の回路規模を縮小させる
と同時に、演算速度を向上させることができるプロセッ
サを提供することにある。
に鑑みてなされたものであり、その目的とするところ
は、SAME ADDRESS信号生成回路の回路規模を縮小させる
と同時に、演算速度を向上させることができるプロセッ
サを提供することにある。
【0010】[発明の構成]
【0011】
【課題を解決するための手段】上記目的を達成させる為
に、この発明は、複数の演算器と、これら複数の演算器
から出力される2つのアドレス信号を比較して同一ウェ
イヒット信号を生成するマルチポートキャッシュメモリ
と、前記複数の演算器から出力されるアドレス信号に含
まれるセットアドレスと前記同一ウェイヒット信号から
同一アドレスの同時アクセス信号を生成し、前記マルチ
ポートキャッシュメモリに同一アドレスの同時アクセス
であることを通知するアクセス信号生成回路ととから構
成されている。
に、この発明は、複数の演算器と、これら複数の演算器
から出力される2つのアドレス信号を比較して同一ウェ
イヒット信号を生成するマルチポートキャッシュメモリ
と、前記複数の演算器から出力されるアドレス信号に含
まれるセットアドレスと前記同一ウェイヒット信号から
同一アドレスの同時アクセス信号を生成し、前記マルチ
ポートキャッシュメモリに同一アドレスの同時アクセス
であることを通知するアクセス信号生成回路ととから構
成されている。
【0012】
【作用】上記構成において、この発明は、複数の演算器
から出力されるアドレス信号の任意のビットからキャッ
シュメモリ内で同一ウェイヒット信号を生成する。この
同一ウェイヒット信号と、複数の演算器から出力される
アドレス信号の一部のビット、すなわちセットアドレス
の一致信号とをアクセス信号生成回路が取り込む。アク
セス信号生成回路はこれらの信号から同一アドレスの同
時アクセス信号を生成し、キャッシュメモリに同一アド
レスの同時アクセスであることを通知する。
から出力されるアドレス信号の任意のビットからキャッ
シュメモリ内で同一ウェイヒット信号を生成する。この
同一ウェイヒット信号と、複数の演算器から出力される
アドレス信号の一部のビット、すなわちセットアドレス
の一致信号とをアクセス信号生成回路が取り込む。アク
セス信号生成回路はこれらの信号から同一アドレスの同
時アクセス信号を生成し、キャッシュメモリに同一アド
レスの同時アクセスであることを通知する。
【0013】
【実施例】以下、図面を参照にしながらこの発明の実施
例を説明する。図1は、この発明のプロセッサに係わる
一実施例の構成を示すブロック図である。
例を説明する。図1は、この発明のプロセッサに係わる
一実施例の構成を示すブロック図である。
【0014】同図に示すプロセッサは、図3で示したと
同様なキャッシュメモリ1、SAME ADDRESS信号生成回路
2、演算器3,4から構成されている。キャッシュメモ
リ1には、2つの入力ポートA,Bが設けられており、
それぞれ演算器3,4と接続されている。
同様なキャッシュメモリ1、SAME ADDRESS信号生成回路
2、演算器3,4から構成されている。キャッシュメモ
リ1には、2つの入力ポートA,Bが設けられており、
それぞれ演算器3,4と接続されている。
【0015】演算器3,4から出力されるアドレス信号
の30ビットのうち任意のビットがキャッシュメモリ1
へ入力され、そのうちのセットアドレス6ビットがSAME
ADDRESS信号生成回路2へ入力されている。
の30ビットのうち任意のビットがキャッシュメモリ1
へ入力され、そのうちのセットアドレス6ビットがSAME
ADDRESS信号生成回路2へ入力されている。
【0016】キャッシュメモリ1内には、もともとアド
レス信号の任意のビットを比較し、同一アドレスである
ことを示す同一ウェイヒット信号(以下、SAME WAY HIT
信号という)を生成する回路が備えられている。キャッ
シュメモリ1内で生成されたSAME WAY HIT信号は、SAME
ADDRESS信号生成回路2へ出力されている。
レス信号の任意のビットを比較し、同一アドレスである
ことを示す同一ウェイヒット信号(以下、SAME WAY HIT
信号という)を生成する回路が備えられている。キャッ
シュメモリ1内で生成されたSAME WAY HIT信号は、SAME
ADDRESS信号生成回路2へ出力されている。
【0017】図2に、SAME ADDRESS信号生成回路2の詳
細な回路図を示す。同図に示すように、SAME ADDRESS信
号生成回路2は6つのEXNOR ゲートと、1つのAND ゲー
トから構成されている。
細な回路図を示す。同図に示すように、SAME ADDRESS信
号生成回路2は6つのEXNOR ゲートと、1つのAND ゲー
トから構成されている。
【0018】6つのEXNOR ゲートには、演算器3,4か
ら出力されたセットアドレス6ビット(A6〜11,B
6〜11)が入力されている。AND ゲートには、6つの
EXNOR ゲートからの出力信号と、キャッシュメモリ1内
で生成されたSAME WAY HIT信号が入力されている。これ
により、セットアドレス6ビットの一致検出とSAME WAY
HIT信号との論理積がとられ、SAME ADDRESS信号が生成
される。
ら出力されたセットアドレス6ビット(A6〜11,B
6〜11)が入力されている。AND ゲートには、6つの
EXNOR ゲートからの出力信号と、キャッシュメモリ1内
で生成されたSAME WAY HIT信号が入力されている。これ
により、セットアドレス6ビットの一致検出とSAME WAY
HIT信号との論理積がとられ、SAME ADDRESS信号が生成
される。
【0019】生成されたSAME ADDRESS信号はキャッシュ
メモリ1へ与えられる。このSAME ADDRESS信号によって
同一アドレスの同時アクセスであることを、キャッシュ
メモリ1へ通知することができる。
メモリ1へ与えられる。このSAME ADDRESS信号によって
同一アドレスの同時アクセスであることを、キャッシュ
メモリ1へ通知することができる。
【0020】
【発明の効果】このように、この発明のプロセッサによ
れば、もともとキャッシュメモリ1内に備えられていた
SAME WAY HIT信号生成回路を使用することにより、SAME
ADDRESS信号生成回路を簡単にすることができる。これ
により、プロセッサ全体の回路規模を大幅に縮小できる
と同時に、演算速度を高速にすることが可能である。
れば、もともとキャッシュメモリ1内に備えられていた
SAME WAY HIT信号生成回路を使用することにより、SAME
ADDRESS信号生成回路を簡単にすることができる。これ
により、プロセッサ全体の回路規模を大幅に縮小できる
と同時に、演算速度を高速にすることが可能である。
【図1】この発明のプロセッサに係わる一実施例の構成
を示すブロック図である。
を示すブロック図である。
【図2】図1で示したSAME ADDRESS信号生成回路の詳細
な回路図である。
な回路図である。
【図3】キャッシュメモリの一例を示した概念図であ
る。
る。
【図4】従来のプロセッサの構成を示すブロック図であ
る。
る。
【図5】図4で示した従来のSAME ADDRESS信号生成回路
の詳細な回路図である。
の詳細な回路図である。
【符号の説明】 1 キャッシュメモリ 2 SAME ADDRESS信号生成回路 3,4 演算器
Claims (1)
- 【請求項1】 複数の演算器と、 これら複数の演算器から出力される2つのアドレス信号
を比較して同一ウェイヒット信号を生成するマルチポー
トキャッシュメモリと、 前記複数の演算器から出力されるアドレス信号に含まれ
るセットアドレスと前記同一ウェイヒット信号から同一
アドレスの同時アクセス信号を生成し、前記マルチポー
トキャッシュメモリに同一アドレスの同一アクセスであ
ることを通知するアクセス信号生成回路とを備えたこと
を特徴とする中央演算処理装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3094068A JP2703418B2 (ja) | 1991-04-24 | 1991-04-24 | 中央演算処理装置 |
KR1019920005801A KR950008221B1 (ko) | 1991-04-24 | 1992-04-08 | 중앙연산 처리장치 |
US08/416,475 US5742790A (en) | 1991-04-24 | 1995-04-04 | Detection circuit for identical and simultaneous access in a parallel processor system with a multi-way multi-port cache |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3094068A JP2703418B2 (ja) | 1991-04-24 | 1991-04-24 | 中央演算処理装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04323747A JPH04323747A (ja) | 1992-11-12 |
JP2703418B2 true JP2703418B2 (ja) | 1998-01-26 |
Family
ID=14100195
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3094068A Expired - Fee Related JP2703418B2 (ja) | 1991-04-24 | 1991-04-24 | 中央演算処理装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5742790A (ja) |
JP (1) | JP2703418B2 (ja) |
KR (1) | KR950008221B1 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6081873A (en) * | 1997-06-25 | 2000-06-27 | Sun Microsystems, Inc. | In-line bank conflict detection and resolution in a multi-ported non-blocking cache |
US6272597B1 (en) * | 1998-12-31 | 2001-08-07 | Intel Corporation | Dual-ported, pipelined, two level cache system |
US6928525B1 (en) * | 2000-04-28 | 2005-08-09 | Hewlett-Packard Development Company, L.P. | Per cache line semaphore for cache access arbitration |
US7117315B2 (en) * | 2002-06-27 | 2006-10-03 | Fujitsu Limited | Method and apparatus for creating a load module and a computer product thereof |
US7533232B2 (en) * | 2003-11-19 | 2009-05-12 | Intel Corporation | Accessing data from different memory locations in the same cycle |
US8886895B2 (en) * | 2004-09-14 | 2014-11-11 | Freescale Semiconductor, Inc. | System and method for fetching information in response to hazard indication information |
US7434009B2 (en) * | 2004-09-30 | 2008-10-07 | Freescale Semiconductor, Inc. | Apparatus and method for providing information to a cache module using fetch bursts |
WO2008047180A1 (en) * | 2006-10-20 | 2008-04-24 | Freescale Semiconductor, Inc. | System and method for fetching an information unit |
US8904115B2 (en) * | 2010-09-28 | 2014-12-02 | Texas Instruments Incorporated | Cache with multiple access pipelines |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4953073A (en) * | 1986-02-06 | 1990-08-28 | Mips Computer Systems, Inc. | Cup chip having tag comparator and address translation unit on chip and connected to off-chip cache and main memories |
US4853846A (en) * | 1986-07-29 | 1989-08-01 | Intel Corporation | Bus expander with logic for virtualizing single cache control into dual channels with separate directories and prefetch for different processors |
JPH0668735B2 (ja) * | 1987-02-09 | 1994-08-31 | 日本電気アイシーマイコンシステム株式会社 | キヤツシユメモリ− |
US5247649A (en) * | 1988-05-06 | 1993-09-21 | Hitachi, Ltd. | Multi-processor system having a multi-port cache memory |
JPH01309159A (ja) * | 1988-06-07 | 1989-12-13 | Fujitsu Ltd | マルチポートメモリ |
JPH0215342A (ja) * | 1988-07-04 | 1990-01-19 | Matsushita Electric Ind Co Ltd | メモリ装置 |
US4905141A (en) * | 1988-10-25 | 1990-02-27 | International Business Machines Corporation | Partitioned cache memory with partition look-aside table (PLAT) for early partition assignment identification |
JP2822588B2 (ja) * | 1990-04-30 | 1998-11-11 | 日本電気株式会社 | キャッシュメモリ装置 |
-
1991
- 1991-04-24 JP JP3094068A patent/JP2703418B2/ja not_active Expired - Fee Related
-
1992
- 1992-04-08 KR KR1019920005801A patent/KR950008221B1/ko not_active IP Right Cessation
-
1995
- 1995-04-04 US US08/416,475 patent/US5742790A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US5742790A (en) | 1998-04-21 |
JPH04323747A (ja) | 1992-11-12 |
KR920020323A (ko) | 1992-11-21 |
KR950008221B1 (ko) | 1995-07-26 |
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Legal Events
Date | Code | Title | Description |
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