JP2703418B2 - 中央演算処理装置 - Google Patents

中央演算処理装置

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JP2703418B2 JP3094068A JP9406891A JP2703418B2 JP 2703418 B2 JP2703418 B2 JP 2703418B2 JP 3094068 A JP3094068 A JP 3094068A JP 9406891 A JP9406891 A JP 9406891A JP 2703418 B2 JP2703418 B2 JP 2703418B2
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Description

【発明の詳細な説明】
【０００１】［発明の目的］
【０００２】
【産業上の利用分野】この発明は、同一アドレスの同時
アクセス信号（以下、SAME ADDRESS信号という）を生成
し、キャッシュメモリへ通知する中央演算処理装置（以
下、プロセッサという）に関する。
【０００３】
【従来の技術】従来、スーパスカラ方式のプロセッサ
は、複数の命令を同時実行するため、２つ以上の演算器
と、マルチポートキャッシュメモリを持っている。
【０００４】図３に、６４セット、８ライン、４ワード
のキャッシュメモリの構成を、図４に、このキャッシュ
メモリを使用した従来のプロセッサのブロック図を示
す。
【０００５】キャッシュメモリ１１には、アクセス信号
生成回路（以下、SAME ADDRESS信号生成回路という）１
２と、演算器１３，１４が接続されている。演算器１
３，１４からは、キャッシュメモリ１１とSAME ADDRESS
信号生成回路１２へ３０ビットのアドレス信号が出力さ
れている。
【０００６】このようなプロセッサでは、ロード／ロー
ド命令、ロード／ストア命令、ストア／ロード命令、ス
トア／ストア命令のようにキャッシュメモリ同時アクセ
スが生じる。すなわち、同一アドレスの同時アクセスが
生じ、ロード／ストア命令の順序に応じたデータの保証
（ロード命令の後にストア命令を実行する場合、ロード
データがストア前のデータであることを保証する）が必
要となる。
【０００７】このため、SAME ADDRESS信号生成回路１２
からキャッシュメモリ１１に対し、同一アドレスの同時
アクセスであることを知らせるSAME ADDRESS信号を出力
している。従来のSAME ADDRESS信号生成回路１２は、図
５のように演算器１３，１４から出力される３０ビット
全てを比較している。
【０００８】
【発明が解決しようとする課題】このように、従来のSA
ME ADDRESS信号生成回路は、演算器から出力されるアド
レスを全ビット比較しているため、回路規模が膨大であ
るという欠点があった。さらに、今後アドレスのビット
幅が増えると、それに伴い回路規模はますます増大して
いくことが予想される。
【０００９】そこでこの発明は、このような従来の事情
に鑑みてなされたものであり、その目的とするところ
は、SAME ADDRESS信号生成回路の回路規模を縮小させる
と同時に、演算速度を向上させることができるプロセッ
サを提供することにある。
【００１０】［発明の構成］
【００１１】
【課題を解決するための手段】上記目的を達成させる為
に、この発明は、複数の演算器と、これら複数の演算器
から出力される２つのアドレス信号を比較して同一ウェ
イヒット信号を生成するマルチポートキャッシュメモリ
と、前記複数の演算器から出力されるアドレス信号に含
まれるセットアドレスと前記同一ウェイヒット信号から
同一アドレスの同時アクセス信号を生成し、前記マルチ
ポートキャッシュメモリに同一アドレスの同時アクセス
であることを通知するアクセス信号生成回路ととから構
成されている。
【００１２】
【作用】上記構成において、この発明は、複数の演算器
から出力されるアドレス信号の任意のビットからキャッ
シュメモリ内で同一ウェイヒット信号を生成する。この
同一ウェイヒット信号と、複数の演算器から出力される
アドレス信号の一部のビット、すなわちセットアドレス
の一致信号とをアクセス信号生成回路が取り込む。アク
セス信号生成回路はこれらの信号から同一アドレスの同
時アクセス信号を生成し、キャッシュメモリに同一アド
レスの同時アクセスであることを通知する。
【００１３】
【実施例】以下、図面を参照にしながらこの発明の実施
例を説明する。図１は、この発明のプロセッサに係わる
一実施例の構成を示すブロック図である。
【００１４】同図に示すプロセッサは、図３で示したと
同様なキャッシュメモリ１、SAME ADDRESS信号生成回路
２、演算器３，４から構成されている。キャッシュメモ
リ１には、２つの入力ポートＡ，Ｂが設けられており、
それぞれ演算器３，４と接続されている。
【００１５】演算器３，４から出力されるアドレス信号
の３０ビットのうち任意のビットがキャッシュメモリ１
へ入力され、そのうちのセットアドレス６ビットがSAME
ADDRESS信号生成回路２へ入力されている。
【００１６】キャッシュメモリ１内には、もともとアド
レス信号の任意のビットを比較し、同一アドレスである
ことを示す同一ウェイヒット信号（以下、SAME WAY HIT
信号という）を生成する回路が備えられている。キャッ
シュメモリ１内で生成されたSAME WAY HIT信号は、SAME
ADDRESS信号生成回路２へ出力されている。
【００１７】図２に、SAME ADDRESS信号生成回路２の詳
細な回路図を示す。同図に示すように、SAME ADDRESS信
号生成回路２は６つのEXNOR ゲートと、１つのAND ゲー
トから構成されている。
【００１８】６つのEXNOR ゲートには、演算器３，４か
ら出力されたセットアドレス６ビット（Ａ６〜１１，Ｂ
６〜１１）が入力されている。AND ゲートには、６つの
EXNOR ゲートからの出力信号と、キャッシュメモリ１内
で生成されたSAME WAY HIT信号が入力されている。これ
により、セットアドレス６ビットの一致検出とSAME WAY
HIT信号との論理積がとられ、SAME ADDRESS信号が生成
される。
【００１９】生成されたSAME ADDRESS信号はキャッシュ
メモリ１へ与えられる。このSAME ADDRESS信号によって
同一アドレスの同時アクセスであることを、キャッシュ
メモリ１へ通知することができる。
【００２０】
【発明の効果】このように、この発明のプロセッサによ
れば、もともとキャッシュメモリ１内に備えられていた
SAME WAY HIT信号生成回路を使用することにより、SAME
ADDRESS信号生成回路を簡単にすることができる。これ
により、プロセッサ全体の回路規模を大幅に縮小できる
と同時に、演算速度を高速にすることが可能である。
【図面の簡単な説明】
【図１】この発明のプロセッサに係わる一実施例の構成
を示すブロック図である。
【図２】図１で示したSAME ADDRESS信号生成回路の詳細
な回路図である。
【図３】キャッシュメモリの一例を示した概念図であ
る。
【図４】従来のプロセッサの構成を示すブロック図であ
る。
【図５】図４で示した従来のSAME ADDRESS信号生成回路
の詳細な回路図である。
【符号の説明】 １ キャッシュメモリ ２ SAME ADDRESS信号生成回路 ３，４ 演算器

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】 複数の演算器と、 これら複数の演算器から出力される２つのアドレス信号
    を比較して同一ウェイヒット信号を生成するマルチポー
    トキャッシュメモリと、 前記複数の演算器から出力されるアドレス信号に含まれ
    るセットアドレスと前記同一ウェイヒット信号から同一
    アドレスの同時アクセス信号を生成し、前記マルチポー
    トキャッシュメモリに同一アドレスの同一アクセスであ
    ることを通知するアクセス信号生成回路とを備えたこと
    を特徴とする中央演算処理装置。
JP3094068A 1991-04-24 1991-04-24 中央演算処理装置 Expired - Fee Related JP2703418B2 (ja)

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