JPS59121455A - プレフイクシング方式 - Google Patents
プレフイクシング方式Info
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- JPS59121455A JPS59121455A JP22770482A JP22770482A JPS59121455A JP S59121455 A JPS59121455 A JP S59121455A JP 22770482 A JP22770482 A JP 22770482A JP 22770482 A JP22770482 A JP 22770482A JP S59121455 A JPS59121455 A JP S59121455A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔発明の技術分野〕
本発明は複数のプロセ、す間でメモリ装置を共有してな
るマルチプロセッサシステムにおける効果的で実用性の
高いプレフィクシング方式〔発明の技術的背景〕 計算機システムにあっては、メモリ装置の特定領域を、
割込み処理に関する情報の格納領域。 マイクロプログラムの作業領域、そして浮動小数点レジ
スタ領域等として、そのプロセッサが固定的に使用する
領域として定めることが多い。 この領域は通常固定領域と称され、メモリ装置の0番地
からIK〜2にバイト程度確保される。 そして、この固定領域はプロセッサのマイクロプログラ
ムやオイレーディングシステム等の所謂核7°T:Xグ
ラムに対してのみ用いられ、他のプログラムからのアク
セスは禁止される。 ところで、複数のプロセッサを備えて構成されるマルチ
プロセッサシステムにあっては、各プロセッサ毎に固定
領域を持たせることが必要である。この為、第1図に示
すように複数のプロセνすPI+pH〜Pn間で1つの
メモリ装置Mを共有してなるシステムにあっては、例え
ば第2図に示すようにメモリ装置Mのアドレス空間をθ
番地より所定のアドレス領域毎に順にプロセy ? P
! t P 2〜Pnの固定領域としてIII当て
ることが行われている。っまシ固定領域の大きさをIK
バイトとしたとき、プロセ、すPlに対しては0番地か
らIKバイトを、またグロセ、すP、に対してはIK番
地からIKバイトを、と云うように固定領域を割当てて
いる。ところが、このようにして各プロセッサP 1
+ P 2〜Pnに対して固定領域を割当てた場合、固
定領域が各プロセッサ毎に異なる為に、それぞれ異りた
核プログ2ムを準備することが必要となると云う不具合
があった。 そこで従来では、例えば第3図に示すようにプロセッサ
が生成するアドレスデータの上位mビットのデータをゼ
μ検出回路Iに導びき、該データがOであるか否かによ
り核プログラムか否かを判定し、核プログラムである場
合には処理回路2,3を介して上記アドレスデータの一
部を変更してアドレス領域をシフトし、これによってメ
モリ装置Mの前述した如く割当てられた固定領域を第4
図(、)〜(d)にそれぞれシフトしてアクセスするこ
とが行われている。これはプレフィクシング方式と称さ
れるもので、これによシ各プロセッサP11P、〜Pn
間で共通した核プログラムを用いることが可能となる。 尚、プロセッサが生成するアドレスデータのビット長を
に、固定領域の大きさを2′バイトとすると、上記上位
mビットとの間には m= k−1 なる関係がある。そして、上位mビットがOである場合
、すなわち核プログラムが固定領域へアクセスする場合
には、例えばプロセッサP1におっては上記上位mビッ
ト中の下位2ビツトを(00)に、またプロセッサP2
にあっては(01)に、更にプロセッサP3にあっては
(10)に、そしてプロセッサP4にあっては(11)
にそれぞれデータ変更することにょシ第4図(−)〜(
d)に示されたIKバイトずつシフトされた固定領域を
同じ核プログラムによって、それぞれアクセスすること
が可能となる。尚、上述したようにアドレスデータを変
更する回路2.3の構成は、当該業者には明らかである
ので、ここでは説明しない。 〔背景技術の問題点〕 ところが、このようなグレフイクシング方式によれば、
各プロセッサP1+P!〜Pnにおける核プログラムを
共通化して、統一化されたアドレスデータによシ、各プ
ロセッサP1+Pl〜Pn毎に割当てられた固定領域を
それぞれ蝕立にアクセスできると云う利点がある反面、
例えばプロセッサP21C割当てられた固定領域がプロ
セッサPlに対しては固定領域として作用しない為、プ
ロセッサP1によってプロセッサP。 の固定領域がアクセスされてしまうと云う不具合がある
。しかもこれによって、他のプロセッサに割当てられた
固定領域のデータが書換えられてしまうと云う虞れがあ
る。これを回避する為には、メモリ装置Mの固定領域と
して用いられるアドレス領域の全てを核グロダラム以外
のプログラムを以ってアクセスできないようにすること
が必要となる。しかし、このようなアクセス禁止条件を
つけると、例えばプロセ、すPlでは、0番地からIK
、ぐイト、および4に番地以上しか用いることができな
くなシ、使用可能なアドレス領域が不連続化して非常に
取扱いが不便となる。しかも、システムに参加するプロ
セッサの数が変ったとき、これによって使用可能なアド
レス領域が変るので、システム構成が変る都度プログラ
ムを変更する必要が生じた。 またこの使用可能なアドレス領域の変化を見込んでプロ
グラムを設計した場合、限られた容量のメモリ装置を有
効に利用できず、使用されないアドレス領域が多く生じ
て無駄が増えると云う不具合があった。 〔発明の目的〕 本発明はこのような事情を考慮してなされたもので、そ
の目的とするところは、各プロセッサに割当てられた固
定領域をそれぞれ保護すると共に、プロセッサの台数に
係らず各プロセッサが使用可能なアドレス領域を連続的
に設定することのできるマルチプロセッサシステムにお
ける実用性の高いプレフィクシング方式を提供すること
にある。 〔発明の概要〕 本発明はメモリ装置を共有するプロセッサのそれぞれに
所定のデータがセットされるレジスタを設け、ゾロセ、
すが生成したアドレスデータの上位mビットのデータが
零であるとき、該ビットのデータを前記レジスタにセッ
トされたデータにて置換えて前記メモリ装置に対する出
力アドレスデータとし、また上記上位mビットのデータ
が零でないときには上記アドレスデータをそのままメモ
リ装置に対する出力アドレスデータとするもので、1つ
のプロセッサのレジスタにはOをセットシ、他のプロセ
ッサのレジスタには、それぞれ前記メモリ装置の実装最
大アドレス側の領域よシ順に上位mビットのデータが0
で示されるアドレス領域を割当てるアドレスシフトデー
タをそれぞれセットするようにしたものである。 〔発明の効果〕 従って本発明によれば、各プロセッサにおけるメモリ装
置に対する固定領域をそれぞれ別個に設定した上で、各
プロセッサの使用可能なアドレス領域をそれぞれ連続的
に定めることができる。しかも各プロセッサ間で、他の
プロセ。 すに割当てられた固定領域を誤ってアクセスする虞れも
ない。そして限られた容量のメモリ装置を無駄なく有効
に使用することが可能となり、ゾロセ、す台数の増減に
対しても十分に対処し得る等の実用上絶大なる効果が奏
せられる。またメモリ装置における固定領域を任意に設
定できる等の融通性に富み、メモリ装置の故障に対して
も対処できる等の効果が奏せられる。 〔発明の実施例〕 以下、図面を参照して本発明の実施例につき説明する。 メモリ装置を共有してなる複数のプロセッサには、それ
ぞれ例えば第5図に示す如き処理回路が設けられる。第
5図において11はプロセッサが生成する20ビツトの
アドレスデータである。尚、ここでは各プロセッサにI
Kバイトの固定領域が準備されるものとする。しかして
プロセッサには上記固定領域の開始番地を示す上位10
ビツトのデータがセットされるレジスタ12が設けられ
る。このレジスタ12にセットされるデータは、各プロ
セッサ毎に相互に異なるもので、後述するようにこれに
よってメモリ装置Mにおける各プロセ、すにそれぞれ割
当てられた固定領域が重ならないようになっている。 しかして、上記アドレスデータのうち、下位10ビツト
のデータが取シ得るアドレスの大きさは、丁度IKバイ
トに相当し、そのIKバイトのアドレス領域の開始アド
レスが上位10ビツトのデータによって示されることに
なる。このようなデータ構造を有する上記アドレスデー
タ11の上位10ビツトはゼロ検出回路13に導ひかれ
、そのビットデータの全てが0であるか否かが検出され
ている。このゼロ検出回路13は、例えばノア(NOR
)回路によって実現され、全ビットデータが全てOのと
き「1」なるレベルのゼロ検出信号を出力し、また少な
くとも1つのビットが0でない場合には上記ゼロ検出信
号を発生しないものとなっている。マルチプレクサ14
は、このゼロ検出信号を入力したときに前記アドレスデ
ータ11の上位10ビツトのデータに代えて前記レジス
タ12にセットされたデータを選択し、このデータと前
記下位10ビ、トのデータとにより新たに構成されるデ
ータを前記メモリ装置Mに対する出力アドレスデータと
している。またマルチプレクサ14は、前記ゼロ検出信
号が得られないとき、前記上位10ビツトのデータをそ
のまま選択し、これを下位10ビツトのデータと共に、
メモリ装置Mに対する出力アドレスデータとしている。 つまシ、プロセッサが生成したアドレスデータの上位1
0ビツトが0であシ、その核プログラム上の固定領域(
0番地からIKバイト)を示すものであるときには、レ
ジスタ12にセットされたデータにて上位10ビツトの
データを置換え、これによってメモリ装置M上に割当て
られた固定領域が示されるようになっている。また前記
アドレスデータ11の上位10ビツトが0でなく、核プ
ログラム以外のプログラムによってアクセスされるもの
であるときには、そのアドレスデータ1ノはそのまま出
力されることになる。 しかして今、メモリ装置Mを共有するプロセッサの数が
4台であるとき、例えばプロセ、すPlのレジスタ12
には
るマルチプロセッサシステムにおける効果的で実用性の
高いプレフィクシング方式〔発明の技術的背景〕 計算機システムにあっては、メモリ装置の特定領域を、
割込み処理に関する情報の格納領域。 マイクロプログラムの作業領域、そして浮動小数点レジ
スタ領域等として、そのプロセッサが固定的に使用する
領域として定めることが多い。 この領域は通常固定領域と称され、メモリ装置の0番地
からIK〜2にバイト程度確保される。 そして、この固定領域はプロセッサのマイクロプログラ
ムやオイレーディングシステム等の所謂核7°T:Xグ
ラムに対してのみ用いられ、他のプログラムからのアク
セスは禁止される。 ところで、複数のプロセッサを備えて構成されるマルチ
プロセッサシステムにあっては、各プロセッサ毎に固定
領域を持たせることが必要である。この為、第1図に示
すように複数のプロセνすPI+pH〜Pn間で1つの
メモリ装置Mを共有してなるシステムにあっては、例え
ば第2図に示すようにメモリ装置Mのアドレス空間をθ
番地より所定のアドレス領域毎に順にプロセy ? P
! t P 2〜Pnの固定領域としてIII当て
ることが行われている。っまシ固定領域の大きさをIK
バイトとしたとき、プロセ、すPlに対しては0番地か
らIKバイトを、またグロセ、すP、に対してはIK番
地からIKバイトを、と云うように固定領域を割当てて
いる。ところが、このようにして各プロセッサP 1
+ P 2〜Pnに対して固定領域を割当てた場合、固
定領域が各プロセッサ毎に異なる為に、それぞれ異りた
核プログ2ムを準備することが必要となると云う不具合
があった。 そこで従来では、例えば第3図に示すようにプロセッサ
が生成するアドレスデータの上位mビットのデータをゼ
μ検出回路Iに導びき、該データがOであるか否かによ
り核プログラムか否かを判定し、核プログラムである場
合には処理回路2,3を介して上記アドレスデータの一
部を変更してアドレス領域をシフトし、これによってメ
モリ装置Mの前述した如く割当てられた固定領域を第4
図(、)〜(d)にそれぞれシフトしてアクセスするこ
とが行われている。これはプレフィクシング方式と称さ
れるもので、これによシ各プロセッサP11P、〜Pn
間で共通した核プログラムを用いることが可能となる。 尚、プロセッサが生成するアドレスデータのビット長を
に、固定領域の大きさを2′バイトとすると、上記上位
mビットとの間には m= k−1 なる関係がある。そして、上位mビットがOである場合
、すなわち核プログラムが固定領域へアクセスする場合
には、例えばプロセッサP1におっては上記上位mビッ
ト中の下位2ビツトを(00)に、またプロセッサP2
にあっては(01)に、更にプロセッサP3にあっては
(10)に、そしてプロセッサP4にあっては(11)
にそれぞれデータ変更することにょシ第4図(−)〜(
d)に示されたIKバイトずつシフトされた固定領域を
同じ核プログラムによって、それぞれアクセスすること
が可能となる。尚、上述したようにアドレスデータを変
更する回路2.3の構成は、当該業者には明らかである
ので、ここでは説明しない。 〔背景技術の問題点〕 ところが、このようなグレフイクシング方式によれば、
各プロセッサP1+P!〜Pnにおける核プログラムを
共通化して、統一化されたアドレスデータによシ、各プ
ロセッサP1+Pl〜Pn毎に割当てられた固定領域を
それぞれ蝕立にアクセスできると云う利点がある反面、
例えばプロセッサP21C割当てられた固定領域がプロ
セッサPlに対しては固定領域として作用しない為、プ
ロセッサP1によってプロセッサP。 の固定領域がアクセスされてしまうと云う不具合がある
。しかもこれによって、他のプロセッサに割当てられた
固定領域のデータが書換えられてしまうと云う虞れがあ
る。これを回避する為には、メモリ装置Mの固定領域と
して用いられるアドレス領域の全てを核グロダラム以外
のプログラムを以ってアクセスできないようにすること
が必要となる。しかし、このようなアクセス禁止条件を
つけると、例えばプロセ、すPlでは、0番地からIK
、ぐイト、および4に番地以上しか用いることができな
くなシ、使用可能なアドレス領域が不連続化して非常に
取扱いが不便となる。しかも、システムに参加するプロ
セッサの数が変ったとき、これによって使用可能なアド
レス領域が変るので、システム構成が変る都度プログラ
ムを変更する必要が生じた。 またこの使用可能なアドレス領域の変化を見込んでプロ
グラムを設計した場合、限られた容量のメモリ装置を有
効に利用できず、使用されないアドレス領域が多く生じ
て無駄が増えると云う不具合があった。 〔発明の目的〕 本発明はこのような事情を考慮してなされたもので、そ
の目的とするところは、各プロセッサに割当てられた固
定領域をそれぞれ保護すると共に、プロセッサの台数に
係らず各プロセッサが使用可能なアドレス領域を連続的
に設定することのできるマルチプロセッサシステムにお
ける実用性の高いプレフィクシング方式を提供すること
にある。 〔発明の概要〕 本発明はメモリ装置を共有するプロセッサのそれぞれに
所定のデータがセットされるレジスタを設け、ゾロセ、
すが生成したアドレスデータの上位mビットのデータが
零であるとき、該ビットのデータを前記レジスタにセッ
トされたデータにて置換えて前記メモリ装置に対する出
力アドレスデータとし、また上記上位mビットのデータ
が零でないときには上記アドレスデータをそのままメモ
リ装置に対する出力アドレスデータとするもので、1つ
のプロセッサのレジスタにはOをセットシ、他のプロセ
ッサのレジスタには、それぞれ前記メモリ装置の実装最
大アドレス側の領域よシ順に上位mビットのデータが0
で示されるアドレス領域を割当てるアドレスシフトデー
タをそれぞれセットするようにしたものである。 〔発明の効果〕 従って本発明によれば、各プロセッサにおけるメモリ装
置に対する固定領域をそれぞれ別個に設定した上で、各
プロセッサの使用可能なアドレス領域をそれぞれ連続的
に定めることができる。しかも各プロセッサ間で、他の
プロセ。 すに割当てられた固定領域を誤ってアクセスする虞れも
ない。そして限られた容量のメモリ装置を無駄なく有効
に使用することが可能となり、ゾロセ、す台数の増減に
対しても十分に対処し得る等の実用上絶大なる効果が奏
せられる。またメモリ装置における固定領域を任意に設
定できる等の融通性に富み、メモリ装置の故障に対して
も対処できる等の効果が奏せられる。 〔発明の実施例〕 以下、図面を参照して本発明の実施例につき説明する。 メモリ装置を共有してなる複数のプロセッサには、それ
ぞれ例えば第5図に示す如き処理回路が設けられる。第
5図において11はプロセッサが生成する20ビツトの
アドレスデータである。尚、ここでは各プロセッサにI
Kバイトの固定領域が準備されるものとする。しかして
プロセッサには上記固定領域の開始番地を示す上位10
ビツトのデータがセットされるレジスタ12が設けられ
る。このレジスタ12にセットされるデータは、各プロ
セッサ毎に相互に異なるもので、後述するようにこれに
よってメモリ装置Mにおける各プロセ、すにそれぞれ割
当てられた固定領域が重ならないようになっている。 しかして、上記アドレスデータのうち、下位10ビツト
のデータが取シ得るアドレスの大きさは、丁度IKバイ
トに相当し、そのIKバイトのアドレス領域の開始アド
レスが上位10ビツトのデータによって示されることに
なる。このようなデータ構造を有する上記アドレスデー
タ11の上位10ビツトはゼロ検出回路13に導ひかれ
、そのビットデータの全てが0であるか否かが検出され
ている。このゼロ検出回路13は、例えばノア(NOR
)回路によって実現され、全ビットデータが全てOのと
き「1」なるレベルのゼロ検出信号を出力し、また少な
くとも1つのビットが0でない場合には上記ゼロ検出信
号を発生しないものとなっている。マルチプレクサ14
は、このゼロ検出信号を入力したときに前記アドレスデ
ータ11の上位10ビツトのデータに代えて前記レジス
タ12にセットされたデータを選択し、このデータと前
記下位10ビ、トのデータとにより新たに構成されるデ
ータを前記メモリ装置Mに対する出力アドレスデータと
している。またマルチプレクサ14は、前記ゼロ検出信
号が得られないとき、前記上位10ビツトのデータをそ
のまま選択し、これを下位10ビツトのデータと共に、
メモリ装置Mに対する出力アドレスデータとしている。 つまシ、プロセッサが生成したアドレスデータの上位1
0ビツトが0であシ、その核プログラム上の固定領域(
0番地からIKバイト)を示すものであるときには、レ
ジスタ12にセットされたデータにて上位10ビツトの
データを置換え、これによってメモリ装置M上に割当て
られた固定領域が示されるようになっている。また前記
アドレスデータ11の上位10ビツトが0でなく、核プ
ログラム以外のプログラムによってアクセスされるもの
であるときには、そのアドレスデータ1ノはそのまま出
力されることになる。 しかして今、メモリ装置Mを共有するプロセッサの数が
4台であるとき、例えばプロセ、すPlのレジスタ12
には
〔0〕なるデータがセットされ、プロセッサP2
r P3 + P4の各レジスタ12にはCxo2a
)、Cxoz2)、[1021)なるデータがそれぞれ
セットされる。これによって〜各プ0セッサP1 r
p、 l ps l p4の核プログラム上での
固定領域がそれぞれO番地からIKバイトの範囲で定め
られているとき、該核プログラムでの固定領域アドレス
の上位10ビツトが0であることから、前記レジスター
2にセットされたデータによってメモリ装置Mに対する
アドレスが第6図(−)〜(d)にそれぞれ示すように
シフトされることになる。 即ち、プロセッサP1に対しては、核プログラム上の固
定領域のアドレスに対応してメモリ装置MのO番地から
IKバイトまでがその固定領域として割当てられるが、
プロセッサP2については、その固定領域が1023に
番地よシIKバイトが割当てられる。同様にしてゾロセ
ラ) すP3に対しては1022に番地からIKバイトが、ま
たプロセ、すP4については1021に番地からIKバ
イトがそれぞれ固定領域として割崩てられることになる
。つまシ、1つのプロセッサを除いて、他のプロセッサ
にはメモリ装置Mの実装最大アドレス側の領域から順に
iの固定領域が割当てられ、プロセッサ間で共通な核グ
ロダラムを用いて、各プロセッサにそれぞれ対応した固
定領域を各別にアクセスすることが可能となる。 またこのようにすれば、各プロセッサは、核プログラム
のある0番地からIKバイトを含めて、1021に番地
からの固定領域部分を除いてそのアドレス空間を連続的
に定めることができる。しかも、各プロセッサの自由な
アドレスアクセスによって、他のプロセッサの固定領域
をアクセスすることがないので、固定領域のデータを誤
って書直してしまう等の不具合を招くことがない。しか
もメモリ装置Mのアドレス空間を、その最初と最後の領
域から順に固定領域として割当てるので、アドレス空間
を有効に利用できる。その上、プロセッサの台数が増減
した場合、これに応じて固定領域の割当てをレジスタ1
2にセットされるデータの変更によって簡易に変えるこ
とができるので、同様にして各プロセッサの使用可能な
アドレス空間を連続的に定め、且つメモリ装置Mの限ら
れた容量の無駄を招くことがない。故に、従来方式の問
題を生じることのない効果的なプレフイクシングを行い
得る。 ところで、前述したように各プロセッサが使用可能なア
ドレス空間を連続的に定めることができるが、アドレス
データが次第に太きくなるとメモリ装置の後側から順に
割当てられた固定領域に入り込む虞れがちる。このよう
な不具合を回避する為には、例えば第5図に示されるよ
うに、レジスタ15に使用可能な最大アドレスデータを
セットしておき、このデータと前記上位10ビツトのデ
ータとをALU 16にて比較するようにすればよい。 そして、アドレスデータが固定領域に入シ込むような場
合には、kLU16の比較出力によってダート回路17
を閉じ、メモリ装置Mに与えるリード・ライト・エネー
ブル信号R/Wの発生を阻止するようにすればよい。 尚、このレジスタ15にセットされるデータも、プロセ
ッサの台数等によって変更されることは云うまでもない
。 このような制御手段を併用することによシ、前述したプ
レフィクシング方式が更に有効に活かされることになる
。 ところで、このような不正アドレスの検出は、前記AL
U 16を用いた簡単な加算処理によっても行い得る。 即ち、メモリ装置Mの最後部に割当てられた固定領域の
数は、プロセッサの数から1を引いたものに等しい。従
って、プロセッサが生成したアドレスデータ11の上位
10ビ、トのデータに上記プロセッサの台数から1を引
いた数を加え、その値がメモリ装置Mの最大容量を越え
なければ、上記固定領域をアクセスすることがないと云
える。従って、この処理を行い、キャリー信号の発生の
有無によってゲート回路17を制御しても同様な効果が
期待できる。しかもこの処理をビット数の少ない簡易な
加算処理によって実現できると云う効果が奏せられる。 またこのような処理においてキャリー信号を得る条件は
、プロセッサが4台の場合上位8ビツトのデータが全て
「1」で、その次の2ビ。 トの値とレジスタ15の値とを加算してキャリー信号を
得る条件と等しい。従って、この場合には、例えば第7
図に示すように、「1」検出回路18の出力とALU
16の出力とをアンド回路19にて論理処理するように
すればよく、その回路構成を更に簡易化することが可能
となる。 以上説明したように本発明に係るグレフイクシング方式
によれば、メモリ装置を共有するプロセッサの数に拘ら
ず、各プロセッサの固定領域を核プログラムを共通化し
た上でそれぞれ割当て、しかも各プロセッサの使用可能
なアドレス空間を連続的に設定することができる。また
固定領域が他のプロセ、すによって破壊されると云うよ
うな不具合も招くことがない。更にはプロセッサの台数
の増減や、メモリ装置におけるメモリ領域の故障につい
ても、レジスタ12゜15にセットするデータの変更に
よって十分対処し得る等の効果が奏せられ、その実用的
利点は非常に絶大である。 尚、本発明は上記実施例に限定されるものではない。例
えば各プロセッサに割当てられる固定領域の大きさに応
じて、置換処理する上位mピットを定めればよい。また
プロセッサの数やメモリ装置の容量等も仕様に応じて定
めればよいことは勿論のことである。更には不正アドレ
スの検出法も特に限定されない。要するに本発明はその
要旨を逸脱しない範囲で種々変形して実施することがで
きる。
r P3 + P4の各レジスタ12にはCxo2a
)、Cxoz2)、[1021)なるデータがそれぞれ
セットされる。これによって〜各プ0セッサP1 r
p、 l ps l p4の核プログラム上での
固定領域がそれぞれO番地からIKバイトの範囲で定め
られているとき、該核プログラムでの固定領域アドレス
の上位10ビツトが0であることから、前記レジスター
2にセットされたデータによってメモリ装置Mに対する
アドレスが第6図(−)〜(d)にそれぞれ示すように
シフトされることになる。 即ち、プロセッサP1に対しては、核プログラム上の固
定領域のアドレスに対応してメモリ装置MのO番地から
IKバイトまでがその固定領域として割当てられるが、
プロセッサP2については、その固定領域が1023に
番地よシIKバイトが割当てられる。同様にしてゾロセ
ラ) すP3に対しては1022に番地からIKバイトが、ま
たプロセ、すP4については1021に番地からIKバ
イトがそれぞれ固定領域として割崩てられることになる
。つまシ、1つのプロセッサを除いて、他のプロセッサ
にはメモリ装置Mの実装最大アドレス側の領域から順に
iの固定領域が割当てられ、プロセッサ間で共通な核グ
ロダラムを用いて、各プロセッサにそれぞれ対応した固
定領域を各別にアクセスすることが可能となる。 またこのようにすれば、各プロセッサは、核プログラム
のある0番地からIKバイトを含めて、1021に番地
からの固定領域部分を除いてそのアドレス空間を連続的
に定めることができる。しかも、各プロセッサの自由な
アドレスアクセスによって、他のプロセッサの固定領域
をアクセスすることがないので、固定領域のデータを誤
って書直してしまう等の不具合を招くことがない。しか
もメモリ装置Mのアドレス空間を、その最初と最後の領
域から順に固定領域として割当てるので、アドレス空間
を有効に利用できる。その上、プロセッサの台数が増減
した場合、これに応じて固定領域の割当てをレジスタ1
2にセットされるデータの変更によって簡易に変えるこ
とができるので、同様にして各プロセッサの使用可能な
アドレス空間を連続的に定め、且つメモリ装置Mの限ら
れた容量の無駄を招くことがない。故に、従来方式の問
題を生じることのない効果的なプレフイクシングを行い
得る。 ところで、前述したように各プロセッサが使用可能なア
ドレス空間を連続的に定めることができるが、アドレス
データが次第に太きくなるとメモリ装置の後側から順に
割当てられた固定領域に入り込む虞れがちる。このよう
な不具合を回避する為には、例えば第5図に示されるよ
うに、レジスタ15に使用可能な最大アドレスデータを
セットしておき、このデータと前記上位10ビツトのデ
ータとをALU 16にて比較するようにすればよい。 そして、アドレスデータが固定領域に入シ込むような場
合には、kLU16の比較出力によってダート回路17
を閉じ、メモリ装置Mに与えるリード・ライト・エネー
ブル信号R/Wの発生を阻止するようにすればよい。 尚、このレジスタ15にセットされるデータも、プロセ
ッサの台数等によって変更されることは云うまでもない
。 このような制御手段を併用することによシ、前述したプ
レフィクシング方式が更に有効に活かされることになる
。 ところで、このような不正アドレスの検出は、前記AL
U 16を用いた簡単な加算処理によっても行い得る。 即ち、メモリ装置Mの最後部に割当てられた固定領域の
数は、プロセッサの数から1を引いたものに等しい。従
って、プロセッサが生成したアドレスデータ11の上位
10ビ、トのデータに上記プロセッサの台数から1を引
いた数を加え、その値がメモリ装置Mの最大容量を越え
なければ、上記固定領域をアクセスすることがないと云
える。従って、この処理を行い、キャリー信号の発生の
有無によってゲート回路17を制御しても同様な効果が
期待できる。しかもこの処理をビット数の少ない簡易な
加算処理によって実現できると云う効果が奏せられる。 またこのような処理においてキャリー信号を得る条件は
、プロセッサが4台の場合上位8ビツトのデータが全て
「1」で、その次の2ビ。 トの値とレジスタ15の値とを加算してキャリー信号を
得る条件と等しい。従って、この場合には、例えば第7
図に示すように、「1」検出回路18の出力とALU
16の出力とをアンド回路19にて論理処理するように
すればよく、その回路構成を更に簡易化することが可能
となる。 以上説明したように本発明に係るグレフイクシング方式
によれば、メモリ装置を共有するプロセッサの数に拘ら
ず、各プロセッサの固定領域を核プログラムを共通化し
た上でそれぞれ割当て、しかも各プロセッサの使用可能
なアドレス空間を連続的に設定することができる。また
固定領域が他のプロセ、すによって破壊されると云うよ
うな不具合も招くことがない。更にはプロセッサの台数
の増減や、メモリ装置におけるメモリ領域の故障につい
ても、レジスタ12゜15にセットするデータの変更に
よって十分対処し得る等の効果が奏せられ、その実用的
利点は非常に絶大である。 尚、本発明は上記実施例に限定されるものではない。例
えば各プロセッサに割当てられる固定領域の大きさに応
じて、置換処理する上位mピットを定めればよい。また
プロセッサの数やメモリ装置の容量等も仕様に応じて定
めればよいことは勿論のことである。更には不正アドレ
スの検出法も特に限定されない。要するに本発明はその
要旨を逸脱しない範囲で種々変形して実施することがで
きる。
第1図はマルチプロセッサシステムの概略構成図、第2
図は共有メモリ装置におけるアドレス空間を示す図、第
3図は従来のプレフイクシング方式における処理回路の
構成図、第4図(、)〜(d)は従来のプレフィクシン
グ作用を示す図、第5、図は本発明の一実施例に係るプ
レフイクシング方式の処理回路構成図、第6図(、)〜
(d)は本:?b; 発明のプレフィクシング作用を示す図、第7図は不正ア
ドレス検出処理回路図である。 11・・・アドレスデータ、12・・・レジスタ、13
・・・ゼロ検出回路、14・・・マルチプレクサ、15
・・・レジスタ、16・・・ALU、27・・・アンド
(ダート回路)、18・・・「1」検出回路。
図は共有メモリ装置におけるアドレス空間を示す図、第
3図は従来のプレフイクシング方式における処理回路の
構成図、第4図(、)〜(d)は従来のプレフィクシン
グ作用を示す図、第5、図は本発明の一実施例に係るプ
レフイクシング方式の処理回路構成図、第6図(、)〜
(d)は本:?b; 発明のプレフィクシング作用を示す図、第7図は不正ア
ドレス検出処理回路図である。 11・・・アドレスデータ、12・・・レジスタ、13
・・・ゼロ検出回路、14・・・マルチプレクサ、15
・・・レジスタ、16・・・ALU、27・・・アンド
(ダート回路)、18・・・「1」検出回路。
Claims (1)
- メモリ装置を共有した複数のプロセッサのそれぞれに所
定のデータがセットされるmビット長のレジスタと、該
プロセッサが生成するアドレスデータの上位mビットの
データを判定して該上位mビットデータが0であるとき
にゼロ検出信号を出力するゼロ検出回路と、上記ゼロ検
出信号を得たとき前記アドレスデータの上位mビットの
データを前記レジスタにセットされたデータと置換えて
前記メモリ装置に対する出力アドレスデータとすると共
に、前記ゼロ検出信号が無いときには前記アドレスデー
タをそのまま前記メモリ装置に対する出力アドレスデー
タとする手段とを設け、1つのプロセッサのレジスタに
はデータOをセットすると共に、他のプロセッサのレジ
スタには、上位mビットが0で示されるアドレス領域を
前記メモリ装置の実装最大アドレス側の領域よシ順に割
当てるアドレスシフトデータをそれぞれセットしてなる
ことを特徴とするプレフィクシング方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22770482A JPS59121455A (ja) | 1982-12-28 | 1982-12-28 | プレフイクシング方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22770482A JPS59121455A (ja) | 1982-12-28 | 1982-12-28 | プレフイクシング方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59121455A true JPS59121455A (ja) | 1984-07-13 |
Family
ID=16865037
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22770482A Pending JPS59121455A (ja) | 1982-12-28 | 1982-12-28 | プレフイクシング方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59121455A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63186363A (ja) * | 1987-01-28 | 1988-08-01 | Nec Corp | マルチcpuシステムのメモリ領域設定回路 |
US7035982B2 (en) | 2001-09-27 | 2006-04-25 | Kabushiki Kaisha Toshiba | Data processor with a built-in memory |
-
1982
- 1982-12-28 JP JP22770482A patent/JPS59121455A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63186363A (ja) * | 1987-01-28 | 1988-08-01 | Nec Corp | マルチcpuシステムのメモリ領域設定回路 |
US7035982B2 (en) | 2001-09-27 | 2006-04-25 | Kabushiki Kaisha Toshiba | Data processor with a built-in memory |
US7237072B2 (en) | 2001-09-27 | 2007-06-26 | Kabushiki Kaisha Toshiba | Data processor with a built-in memory |
US7546425B2 (en) | 2001-09-27 | 2009-06-09 | Kabushiki Kaisha Toshiba | Data processor with a built-in memory |
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