JPH04192038A - Parity check device - Google Patents

Abstract

PURPOSE:To eliminate such a case where the processing is insignificantly interrupted by a parity bit error by adding a check bit to check a parity bit of data in addition to this parity bit when the data are transmitted. CONSTITUTION:When the data are transmitted, a check bit is added to check a parity bit of the data in addition to this parity bit. In other words, a check bit generating circuit 2 generates a parity bit PB of the data 10 and a checking parity bit PCB. Then the data 10 are written in a memory 3 together with those two types of check bits 20. When a parity is checked, the checking result of the parity bit is also taken into consideration and the proper checking result is decided despite a wrong parity bit. Thus it is possible to eliminate such a case where the processing is insignificantly interrupted by a parity bit error, and the processing efficiency is improved.

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明はパリティチェック装置に関する。[Detailed description of the invention] [Purpose of the invention] (Industrial application field) The present invention relates to a parity check device.

（従来の技術） ＲＯＭ、ＲＡＭ等のメモリへのり−ド／ライトやデータ
転送を行う際、チップ不良やノイズなどの原因によりデ
ータエラーが発生することがある。(Prior Art) When reading/writing data or transferring data to a memory such as a ROM or RAM, data errors may occur due to chip defects, noise, or the like.

そのため、従来より、そのデータエラーを検出するため
に、データ伝送系にはパリティチェック装置が設けられ
ている。Therefore, a parity check device has conventionally been provided in a data transmission system to detect such data errors.

このパリティ回路はデータが正当な状態を維持している
かで伝送されているか否かをチェックするものである。This parity circuit checks whether data is being transmitted or not by checking whether it maintains a valid state.

すなわち、送信側においては、伝送しようとするデータ
のパリティピットを作り、データと共にそのパリティを
付随させて伝送する。そして、受借倒においては、受信
データのパリティビットを生成し、この新たに生成した
パリティビットと、受信したパリティビットとを比較対
照し、両者が等しいなどの一定の関係を持っていれば、
受信データは正当な状態を維持していると判断し、そう
でなければデータエラーの発生と判断するようになって
いる。このようにして得られた結果をＣＰＵに通知し、
データエラー発生時はデータの伝送を中断し、誤ったデ
ータを伝送しないようにするとともに、システムの異常
認知も行っている。That is, on the transmitting side, a parity pit is created for the data to be transmitted, and the parity is transmitted along with the data. In case of debt default, a parity bit of the received data is generated, and this newly generated parity bit is compared and contrasted with the received parity bit, and if the two have a certain relationship such as being equal,
It is determined that the received data maintains a valid state, and if not, it is determined that a data error has occurred. Notify the CPU of the results obtained in this way,
When a data error occurs, data transmission is interrupted to prevent erroneous data from being transmitted, and system abnormalities are recognized.

しかしながら、データエラーは、純粋なデータ自体のエ
ラーの他に、データに付加したパリティビットのエラー
である場合もある。従来、このような場合でも純粋なデ
ータエラーと同等の扱いでＣＰＵに通知しており、これ
は無意味な処理の中断につながり効率低下の原因となっ
ている。However, data errors may include not only errors in the data itself but also errors in parity bits added to the data. Conventionally, such a case is treated as a pure data error and notified to the CPU, which leads to a meaningless interruption of processing and causes a decrease in efficiency.

（発明が解決しようとする課題） このように従来のパリティチェック装置にあっては、パ
リティビットのエラーのために無意味なデータエラーの
検出かなされてしまうことがあった。(Problems to be Solved by the Invention) As described above, in the conventional parity check device, a meaningless data error may be detected due to an error in the parity bit.

本発明は、このような問題点に鑑みてなされたもので、
その目的とするところは、パリティビットエラーが原因
で処理が無意味に中断することを排除するパリティチェ
ック装置を提供することにある。The present invention was made in view of these problems, and
The purpose is to provide a parity check device that eliminates meaningless interruption of processing due to parity bit errors.

〔発明の構成〕[Structure of the invention]

（課題を解決するための手段） 本発明のパリティチェック装置は、チェック対象データ
についてパリティビットおよびそのパリティビットチェ
ック用のチェックビットを生成しチェック対象データに
その両者を付加したチェックビット付データとして伝送
するチェック対象データ伝送手段と、この伝送手段から
のチェックビット付データにおけるパリティビットとチ
ェックビットとを対照してチェックビットの正当性を検
査するパリティビット検査手段と、チェックビット付デ
ータのチェック対象データについて上記パリティビット
を用いてパリティチェックを行い、その結果がエラーで
あって且つパリティビット検査手段の８カかエラーであ
っても、正常データエラーとして判断するパリティチェ
ック手段とを備えている。(Means for Solving the Problems) A parity check device of the present invention generates a parity bit and a check bit for checking the parity bit for data to be checked, and transmits the data as data with check bits in which both are added to the data to be checked. a parity bit checking means for checking the validity of the check bit by comparing the parity bit and the check bit in the data with the check bit from the transmission means; and the data to be checked in the data with the check bit. Parity check means is provided for performing a parity check using the above parity bit for the data, and determining it as a normal data error even if the result is an error and even if the parity bit check means is in error.

（作　用） 本発明によれば、データの伝送を行う場合、そのデータ
のパリティビットを付加する他に、このパリティビット
をチェックするためのチェックビットも付加し、パリテ
ィチェックの際には、パリティビットのチェックの結果
も反映し、パリティビットが誤っていてもパリティチニ
ツク結果を正当な結果として判断するようになっている
ので、パリティビットエラーが原因で処理が無意味に中
断することを排除することができ、処理効率の向上が図
れることになる。(Function) According to the present invention, when transmitting data, in addition to adding a parity bit to the data, a check bit for checking this parity bit is also added, and when performing a parity check, a parity bit is added. The result of the bit check is also reflected, and even if the parity bit is incorrect, the parity check result is determined to be a valid result, eliminating meaningless interruptions of processing due to parity bit errors. This makes it possible to improve processing efficiency.

（実施例） 以下に本発明の実施例について図面を参照しつつ説明す
る。(Example) Examples of the present invention will be described below with reference to the drawings.

図は本発明の一実施例に係るパリティチェック装置のブ
ロック図である。The figure is a block diagram of a parity check device according to an embodiment of the present invention.

１はデータバス、２はチェックビット生成回路、３はメ
モリ、４はチェックビット付データバス、５はパリティ
ビット検査回路、６はパリティ検査回路である。1 is a data bus, 2 is a check bit generation circuit, 3 is a memory, 4 is a data bus with check bits, 5 is a parity bit check circuit, and 6 is a parity check circuit.

メモリ３に書込むデータはデータバス１を通じて送られ
てくる。このデータバス１上のデータ１０はチェックピ
ット生成回路２に与えられる。Data to be written into memory 3 is sent via data bus 1. Data 10 on this data bus 1 is given to a check pit generation circuit 2.

このチェックピット生成回路２はデータ１０について２
種（偶数と奇数）のチェックビットを生成する。一方は
データ１０のパリティチェック用のものであるパリティ
ビットＰＢとされ、他方はパリティビットのチェック用
のものであるパリティチェックビットＰＣＢとして使用
される。This check pit generation circuit 2 has 2 bits for data 10.
Generate seed (even and odd) check bits. One is used as a parity bit PB for checking the parity of data 10, and the other is used as a parity check bit PCB for checking the parity bit.

データ１０は、これら２種のチェックビット２０が付加
されてメモリ３に書込まれる。パリティビットおよびパ
リティチェックビットは、データ１０に対しその数ビッ
トに１ビツトの割合で付加される。その割合を０１デー
タ１０のデータ幅をＤと置けば、メモリ３のデータ幅Ｍ
は、“Ｍ−Ｄ＋ｎＰＢ＋ｎＰＣＢ”となる。The data 10 is written into the memory 3 with these two types of check bits 20 added thereto. Parity bits and parity check bits are added to data 10 at a ratio of 1 bit to several bits. If the ratio is 01 and the data width of data 10 is D, then the data width of memory 3 is M
becomes "MD+nPB+nPCB".

メモリ３からの読出しデータ３０はデータバス４に送出
される。このデータバス４上のチェックピット付データ
４０はパリティピット検査回路５に送られ、このパリテ
ィビット検査回路５によりパリティピットＰＢの正当性
がチェックされるようになっている。Read data 30 from memory 3 is sent to data bus 4. The data 40 with check pits on the data bus 4 is sent to a parity pit check circuit 5, and the parity bit check circuit 5 checks the validity of the parity pit PB.

このパリティビット検査回路５は排他的論理和回路から
なっており、両ビットＰＢ、ＰＣＢが互いに反転状態な
らば“Ｈ”　（正当）、同符号なら“Ｌ”　（不当）を
出力する。This parity bit check circuit 5 is composed of an exclusive OR circuit, and outputs "H" (valid) if both bits PB and PCB are inverted with respect to each other, and outputs "L" (invalid) if they have the same sign.

パリティ検査回路６には、データ４０の他、このパリテ
ィビット検査回路５の出力信号５０が入力され、このパ
リティ検査回路６は、データ部分とＰＢ部分とでパリテ
ィチェックを行い、次のような検査結果を出すようにな
っている。In addition to the data 40, the output signal 50 of the parity bit check circuit 5 is input to the parity check circuit 6, and the parity check circuit 6 performs a parity check on the data part and the PB part, and performs the following checks. It is designed to produce results.

［ａｌ　　信号３０が“Ｌ”　（エラー）で、パリティ
チェック結果がエラーのときには、データは正常と見做
し、ＣＰＵにはデータエラーを通知しない。[If the al signal 30 is “L” (error) and the parity check result is an error, the data is considered normal and the CPU is not notified of the data error.

［ｂ］　　信号３０が“Ｌ“　（エラー）で、パリティ
チェック結果が正常のときに゛はデータは正常と見做し
、ＣＰＵにはデータエラーを通知しない。[b] When the signal 30 is "L" (error) and the parity check result is normal, the data is considered normal and the data error is not notified to the CPU.

［Ｃ］　　信号３０が“Ｈ”　（正常）で、パリティチ
ェック結果がエラーのときにはデータエラーと見做し、
ＣＰＵにそのデータエラーを通知する。[C] When the signal 30 is “H” (normal) and the parity check result is an error, it is considered as a data error,
Notify the CPU of the data error.

［ｄコ　信号３０か“Ｈ”　（正常）で、パリティチェ
ック結果が正常のときにはデータを正常と見做し、ＣＰ
Ｕにデータエラーを通知しない。[When the dco signal is 30 or “H” (normal) and the parity check result is normal, the data is considered normal and the CP
Do not notify U of data errors.

上記から明らかなように、パリティビットＰＢかエラー
となってもＣＰＵにはデータエラーを通知しないため、
無意味なエラーによりＣＰＵの処理か中断されることが
ない。なお、符号６０はその通知信号を示すものである
。As is clear from the above, even if there is an error in the parity bit PB, the CPU is not notified of the data error.
CPU processing is not interrupted due to meaningless errors. Note that the reference numeral 60 indicates the notification signal.

以上、本発明の一実施例について説明したが、本発明は
これに限定されるものではなく、例えば、次のような場
合をも含むものである。Although one embodiment of the present invention has been described above, the present invention is not limited thereto, and includes, for example, the following case.

まず、上記実施例では、データ伝送手段が、メモリ３を
含むものとして構成され、データをメモリに書込むシス
テムを対象としているが、チャネル・入出力装置間のデ
ータ転送等、パリティチェックを用いるあらゆるものに
適用できるものである。First, in the above embodiment, the data transmission means is configured to include the memory 3, and is intended for a system in which data is written to the memory. It can be applied to things.

また、上記実施例ではパリティビットＰＢとパリティチ
ェックピットＰＣＢとを奇数と偶数との異種の関係に設
定しているが、両者ＰＢ、ＰＣＢは同種（奇数と奇数、
または、偶数と偶数）の関係にしても良い。In addition, in the above embodiment, the parity bit PB and the parity check pit PCB are set in a different relationship between odd and even numbers, but both PB and PCB are of the same type (odd and odd numbers,
Alternatively, the relationship may be between even numbers and even numbers.

この場合には、パリティビット検査回路５をコンパレー
タで構成し、両者ＰＢ、ＰＣＢが同符号のとき“Ｈ”　
（正当）、反転状態なら“Ｌ”　（不当）を出力するよ
うにすれば良い。In this case, the parity bit check circuit 5 is configured with a comparator, and when both PB and PCB have the same sign, the output becomes "H".
(legal), and in the inverted state, outputs "L" (invalid).

〔発明の効果〕〔Effect of the invention〕

以上説明したように本発明によれば、データの伝送を行
う場合、そのデータのパリティビットを付加する他に、
このパリティビットをチェックするためのチェックピッ
トも付加し、パリティチェックの際には、パリティビッ
トのチェックの結果も反映し、パリティビットが誤って
いてもパリティチェック結果を正当な結果として判断す
るようになっているので、パリティビットエラーが原因
で処理が無意味に中断することを排除することができ、
処理効率の向上が図れることになる。As explained above, according to the present invention, when transmitting data, in addition to adding a parity bit to the data,
A check pit is also added to check this parity bit, and when performing a parity check, the result of the parity bit check is also reflected, so that even if the parity bit is incorrect, the parity check result is judged as a valid result. This eliminates meaningless interruptions in processing due to parity bit errors.
This will improve processing efficiency.

【図面の簡単な説明】[Brief explanation of the drawing]

図は本発明の一実施例に係るパリティチェック装置のブ
ロック図である。 １・・・データバス、２・・・チェックピット生成回路
、３・・・メモリ、４・・・チェックピット付データバ
ス、５・・パリティビット検査回路、６・・・パリティ
検査回路、１０・・・検査対象データ、２０・・・チェ
ックピット、３０・・・メモリ３からの読出しデータ、
４０・・・チェックピット付データバス、５０・・・パ
リティピット検査信号、６０・・・パリティ検査信号。 出願人代理人　　佐　　藤　　−雄The figure is a block diagram of a parity check device according to an embodiment of the present invention. DESCRIPTION OF SYMBOLS 1... Data bus, 2... Check pit generation circuit, 3... Memory, 4... Data bus with check pits, 5... Parity bit check circuit, 6... Parity check circuit, 10... ...Data to be inspected, 20...Check pit, 30...Data read from memory 3,
40... Data bus with check pit, 50... Parity pit check signal, 60... Parity check signal. Applicant's agent Mr. Sato

Claims (1)

【特許請求の範囲】 チェック対象データについてパリテイビットおよび該パ
リテイビットチェック用のチェックビットを生成し前記
チェック対象データにその両者を付加したチェックビッ
ト付データとして伝送するチェック対象データ伝送手段
と、 該伝送手段からのチェックビット付データにおける前記
パリテイビットと前記チェックビットとを対照して該チ
ェックビットの正当性を検査するパリテイビット検査手
段と、 前記チェックビット付データのチェック対象データにつ
いて前記パリテイビットを用いてパリテイチェックを行
い、その結果がエラーであって且つ前記パリテイビット
検査手段の出力がエラーであっても、正常データとして
判断するパリテイチェック手段と、 を備えているパリテイチェック装置。[Scope of Claims] Check target data transmission means for generating a parity bit and a check bit for checking the parity bit for check target data, and transmitting the check target data as data with check bits in which both are added to the check target data; parity bit checking means for comparing the parity bit and the check bit in the data with check bits from the transmission means to check the validity of the check bit; A parity check means for performing a parity check using a parity bit and determining the data as normal even if the result is an error and the output of the parity bit checking means is an error. Parity check device.