JPS6029413B2 - Arithmetic circuit error checking method - Google Patents
Arithmetic circuit error checking methodInfo
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- JPS6029413B2 JPS6029413B2 JP53033413A JP3341378A JPS6029413B2 JP S6029413 B2 JPS6029413 B2 JP S6029413B2 JP 53033413 A JP53033413 A JP 53033413A JP 3341378 A JP3341378 A JP 3341378A JP S6029413 B2 JPS6029413 B2 JP S6029413B2
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Description
【発明の詳細な説明】
本発は情報処理装置等における演算回路のエラー・チェ
ック方式に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an error checking method for an arithmetic circuit in an information processing device or the like.
情報処理装置等において、処理されるデータには、その
データの信頼性を高くするために、パリティ情報を印加
してこれをデータ処理の単位として取扱うことが多い。2. Description of the Related Art In information processing apparatuses, parity information is often applied to data to be processed and the data is treated as a unit of data processing in order to increase the reliability of the data.
そして、このようなパリティ情報を持ったデータを演算
する際には、パリティ検査回路により入力データのパリ
ティ検査を行うのが一般的である。そして演算回路の出
力側で、パリティを発生し、これを演算結果のデータに
付加して送出する。勿論、演算においても、パリティを
付加して演算すれば、演算結果の信頼度は高められる。
しかし、データとともにパリティも演算すれば、演算回
路が膨大となり、装置が小型化できない。したがって、
従来の演算回路では、パリティ・ビット以外のデータ・
ビットについて演算を行い、演算回路の出力には、パリ
ティ生成回路によりパリティ情報を付加して出力データ
・バス上に送出する。When calculating data having such parity information, it is common to perform a parity check on the input data using a parity check circuit. Then, on the output side of the arithmetic circuit, parity is generated, added to the data of the arithmetic result, and sent out. Of course, even in calculations, if parity is added to the calculations, the reliability of the calculation results can be increased.
However, if parity is calculated along with data, the calculation circuit becomes enormous and the device cannot be miniaturized. therefore,
In conventional arithmetic circuits, data other than parity bits
Arithmetic operations are performed on the bits, and parity information is added to the output of the arithmetic circuit by a parity generation circuit and sent onto the output data bus.
このような演算回路においては、万一、演算回路に故障
が生じ、演算回路が誤った演算結果を出力した場合、パ
リティ生成回路は誤った演算結果にもとづいて生成する
。In such an arithmetic circuit, if a failure occurs in the arithmetic circuit and the arithmetic circuit outputs an erroneous arithmetic result, the parity generation circuit generates parity based on the erroneous arithmetic result.
この場合、出力データ・バス上のデータは、これをパリ
ティ検査してもエラーとはならないようなデータである
から、演算回路の故障は検知されないことになる。本発
明の目的は、このような欠点を除くため、上記のように
パリティ・ビット以外のデータ・ビットについて演算を
行い、出力側でパリティ情報を発生させて付加するよう
な演算回路において、エラーを検知できるようなチェー
ック方式を提供することにある。In this case, the data on the output data bus is such that even if it is checked for parity, no error will occur, so a failure of the arithmetic circuit will not be detected. An object of the present invention is to eliminate errors in an arithmetic circuit that performs arithmetic operations on data bits other than parity bits as described above and generates and adds parity information on the output side. The purpose is to provide a check method that allows detection.
本発明は、パリティ情報を含む第１の入力データ・バス
上のデータを第１の演算用レジス外こ取込み、あらかじ
め所定のデータがセットされている第２の演算用レジス
タのデータか、あるいは第２の入力データ・バス上のデ
ータとの論理演算を実行し、該論理演算結果とともに、
談論理演算結果のパリティ情報を出力データ・バス上に
出力するように構成された論理演算回路において、前記
第１の演算用レジスタにセットされたパリティ情報と、
前記出力データ・バスのパリティ情報とを比較するパリ
ティ情報比較回路を有し、前記論理演算回路を通して前
記入力データ・バス上のデータを転送する際に前記パリ
ティ情報比較回路の比較結果をチェックすることにより
、前記演算回路の誤りをチェックするようにしたもので
、以下、実施例を図面によ説明する。In the present invention, data on a first input data bus including parity information is fetched from outside a first operation register, and data is transferred from a second operation register to which predetermined data has been set, or from a first input data bus. 2, performs a logical operation with the data on the input data bus, and together with the result of the logical operation,
In a logical operation circuit configured to output parity information of a logical operation result onto an output data bus, parity information set in the first operation register;
comprising a parity information comparison circuit for comparing parity information on the output data bus, and checking a comparison result of the parity information comparison circuit when transferring data on the input data bus through the logic operation circuit; Accordingly, errors in the arithmetic circuit are checked, and an embodiment thereof will be explained below with reference to the drawings.
図において、入力データ・バスＤＩＮのデータはしジス
タＸ−ＲＥＧに取込まれ、このうちパリティ・ビットを
除いた部分としジスタＹ一ＲＥＧのパリティ・ビット以
外の部分との間で演算が行われる。In the figure, the data on the input data bus DIN is taken into the register X-REG, and an operation is performed between that part excluding the parity bit and the part other than the parity bit of the register Y-REG. .
なお、入力データのパリティ情報１および２は、それぞ
れパリティ検査回路ＰＣＨＫにより、パリティ検査が行
われる。演算出力には、パリティ生成回路３によってパ
リティ情報Ｐが付加される。Note that the parity information 1 and 2 of the input data are each subjected to a parity check by the parity check circuit PCHK. Parity information P is added to the calculation output by the parity generation circuit 3.
本発明においては、さらにパリティ情報比較回路４が具
備され、演算モードＭＤによって入力側のレジスタＸ−
ＲＥＧのパリティ情報１と出力側のパリティ情報が一致
すべきか、あるいは不一致となるべきかが検査される。In the present invention, a parity information comparison circuit 4 is further provided, and the input side register
It is checked whether the parity information 1 of the REG and the parity information on the output side should match or should not match.
例えば、一般に、回路構成を簡略するために、図に示す
ような演算回路をデータの転送のために用いることが、
このような場合には、演算モードＭＤな入力データ・バ
スＤＩＮ→レジスタＸ−ＲＥＧ→出力データ・バスＤＯ
ＵＴへの転送モードであり、レジスタＹ−ＲＥＧとの演
算は行われなくてよい。本発明では、このような転送モ
ードにおいて、演算回路のエラー・チェックの目的で実
施した場合に例をとれば、入力データ・バスＤＩＮのデ
ータと出力データ・バスＤＯＵＴのデータとは同じもの
でなくてはならず、つまり入力データ・バスＤＩＮ、パ
リティ情報１と、パリティ生成回路３で生成されるパリ
ティ情報は同じものでなくならない。For example, in order to simplify the circuit configuration, it is common to use an arithmetic circuit as shown in the figure for data transfer.
In such a case, input data bus DIN in operation mode MD → register X-REG → output data bus DO
This is a transfer mode to UT, and no operation with register Y-REG is required. In the present invention, in such a transfer mode, for example, when implemented for the purpose of error checking of an arithmetic circuit, the data on the input data bus DIN and the data on the output data bus DOUT are not the same. In other words, the input data bus DIN, the parity information 1, and the parity information generated by the parity generation circuit 3 are not the same.
この場合、これらの一致を比較回路４により検査して、
不一致の時には演算回路のエラーとして表示することが
できる。転送モードのときには、入力データリゞスＤｍ
はしジスタＸ−ＲＥＧにセットされ、レジスタＹ一ＲＥ
Ｇにはセットされない。In this case, the comparison circuit 4 checks whether these match, and
When there is a mismatch, it can be displayed as an error in the arithmetic circuit. When in transfer mode, input data request Dm
It is set in register X-REG, and register Y-RE
It is not set to G.
以上のように、本発明によれば、入力側のパリティ情報
と出力側で付加されたパリティ情報とを、所定の演算モ
−ドーこおいて比較することにより、演算回路のエラー
を検出することができ、回路の信頼性およびデータの信
頼性を高めることができる。As described above, according to the present invention, errors in an arithmetic circuit can be detected by comparing parity information on the input side and parity information added on the output side in a predetermined arithmetic mode. circuit reliability and data reliability.
図は本発明の実施例を示す演算回路のブロック図である
。
ＥＲＲ：エラー表示信号、ＰＣＨＫ：パリティ検査回路
、ＤＩＮ：入力デ−夕・バス、ＤＯＵＴ：出力データ・
バス、Ｐ：パリティ情報、Ｄ：パリティ以外のデ−夕、
ＭＤ：演算モード、１，２：パリティ情報、３：パリテ
ィ生成回路、４：比較回路。The figure is a block diagram of an arithmetic circuit showing an embodiment of the present invention. ERR: error display signal, PCHK: parity check circuit, DIN: input data bus, DOUT: output data
bus, P: parity information, D: non-parity data,
MD: operation mode, 1, 2: parity information, 3: parity generation circuit, 4: comparison circuit.
Claims (1)
ータを第１の演算用レジスタに取込み、あらかじめ所定
のデータがセツトされている第２の演算用レジスタのデ
ータか、あるいは第２の入力データ・バス上のデータと
の論理演算を実行し、該論理演算結果とともに、該論理
演算結果のパリテイ情報を出力データ・バス上に出力す
るように構成された論理演算回路において、前記第１の
演算用レジスタにセツトされたパリテイ情報と、前記出
力データ・バスのパリテイ情報とを比較するパリテイ情
報比較回路を有し、前記論理演算回路を通して前記入力
データ・バス上のデータを転送する際に前記パリテイ情
報比較回路の比較結果ををチエツクすることにより、前
記演算回路の誤りをチエツクすることを特徴とする演算
回路、エラー・チエツク方式。1 The data on the first input data bus including parity information is taken into the first calculation register, and either the data in the second calculation register, which has preset predetermined data, or the second input data is taken into the first calculation register. - In a logical operation circuit configured to execute a logical operation with data on a bus and output parity information of the logical operation result together with the result of the logical operation onto the output data bus, the first operation It has a parity information comparison circuit that compares parity information set in the parity register with parity information on the output data bus, and when transferring data on the input data bus through the logic operation circuit, the parity information comparison circuit compares the parity information set in the An arithmetic circuit and an error check method, characterized in that an error in the arithmetic circuit is checked by checking a comparison result of an information comparison circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53033413A JPS6029413B2 (en) | 1978-03-22 | 1978-03-22 | Arithmetic circuit error checking method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53033413A JPS6029413B2 (en) | 1978-03-22 | 1978-03-22 | Arithmetic circuit error checking method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54124947A JPS54124947A (en) | 1979-09-28 |
| JPS6029413B2 true JPS6029413B2 (en) | 1985-07-10 |
Family
ID=12385886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53033413A Expired JPS6029413B2 (en) | 1978-03-22 | 1978-03-22 | Arithmetic circuit error checking method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6029413B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01216704A (en) * | 1987-12-31 | 1989-08-30 | Ito Itoko | Quick and correct positioning of processing tool fitting spindle for multi-shaft machine tool and multi-shaft processing equipment |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4872172A (en) * | 1987-11-30 | 1989-10-03 | Tandem Computers Incorporated | Parity regeneration self-checking |
-
1978
- 1978-03-22 JP JP53033413A patent/JPS6029413B2/en not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01216704A (en) * | 1987-12-31 | 1989-08-30 | Ito Itoko | Quick and correct positioning of processing tool fitting spindle for multi-shaft machine tool and multi-shaft processing equipment |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54124947A (en) | 1979-09-28 |
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