JPH02201938A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の概要〕 ゲートアレイ、スタンダードセル等の半導体集積回路に
関し、 ＤＣ試験時に通常の信号入力ピンからテストパターンを
入力する場合のように各ＩＣ専用のテストパターンを必
要としたり、該テストパターンを省略するために専用の
テスト入力ピンを設ける方式のように試験専用の端子ピ
ンを設けたりしな（て済むようにすることを目的とし、 電源線を分割して各々独立した電源ピンを有する複数本
の電源線とし、これらを複数の回路形成領域に敷設し、
回路形成領域の出力バッファは自系の電源線より電源供
給を受け、該出力バッファの人力を通常の信号入力から
テスト入力に切換えるテスト回路は他系の電源線よりモ
ード切換用とテスト入力用各信号を受けるように構成す
る。

〔産業上の利用分野〕

本発明は、電源ピンを利用してＤＣ試験を行なえるよう
にした半導体集積回路に関する。

ゲートアレイやスタンダードセル等の半導体集積回路（
ＩＣ）は、外部出力ピンの特性が規格を満足しているも
のを出荷対象とし、このために各出力ピンにＨ（ハイ）
、Ｌ（ロー）、Ｚ（ハイインピーダンス）のレベルを出
力させ、そのときの電圧、電流を測定するＤＣ試験を行
なっている。

〔従来の技術〕

従来のＤＣ試験は、各出力ピンからＨ，Ｌ、　　Ｚのレ
ベルを全て出力させるテストパターンを通常の信号入力
ピンから入力して行なうのが一般的である。

この場合信号は信号入力ビンから各種回路を経て出カバ
ソファの入力端に達し、該バッファの出力状態ひいては
当該出力ピンの出力状態を定めることになる。従って入
力信号が複数あれば、該複数の入力信号の、上記各種回
路により定まる論理演算の結果が上記出力状態を定め、
前記テストパターンは各ＩＣ毎に異なることになる。

［発明が解決しようとする課題］ 上述した方法ではＩＣ毎にテストパターンが異なるため
、各ＩＣ専用のテストパターンを作成する必要がある。

通常の信号入力ビンとは別にテスト入力ピンを設け、こ
れより直接信号を出力バッファへ入力すれば、出力ピン
のレベル設定を簡単に、各ＩＣ専用のテストパターンな
どを使用することなく、行なうことができる。しかし、
このために専用のテスト人力ピンを設けると、ＩＣの外
部ピンを増加させる問題を残す。

本発明は、ＤＣ試験時に通常の信号入力ビンからテスト
パターンを人力する場合のように各ＩＣ専用のテストパ
ターンを必要としたり、該テストパターンを省略するた
めに専用のテスト入力ピンを設ける方式のように試験専
用の端子ピンを設けたりしなくて済むようにすることを
目的とする。

〔課題を解決するための手段〕

第１図は本発明の原理図である。同図（ｂ）は１つの試
験対象回路１とそのテスト回路（ＤＣ試験切換回路）２
をブロック化して示したもので、回路１は出力端を出力
ピンに接続した出力バッファである。テスト回路２は通
常の信号入力ビン３の他にテスト入力ピン４とＤＣ試験
モード切換ビン５に接続され、切換ピン５のレベルで信
号入力ビン３の信号またはテスト入力ピン４の信号の一
方をバッファ１に入力する。このバッファｌの電源回路
は自系の電源線を介して自系のＶｃｃピン６とＧＮＤビ
ン７に接続される。これに対しＤＣ試験切換回路２の入
力信号であるテスト入力とＤＣ試験モード切換信号は他
系の電源線を介して該電源線の電源ピン４．５に接続さ
れる。

第１図（ａ）はパターンレイアウトで、１１はチップ、
１２はＶｃｃパターン、１３はＧＮＤパターンである。

これらのパターン（電ａ線）１２．１３は複数の回路形
成領域Ａ　Ｈ１Ａ　２　、・・・・・・Ａｎ毎に分割さ
れていて、それぞれは独立した電源ピン■１〜Ｖ、、Ｇ
、−Ｇ、、に接続されている。これらの電源線Ｇ　ｉ　
＋　　Ｖｉ　（ｉ−１＋２＋・・・７）は他系（他の回
路形成領域）へも延び、他系のテスト入力とＤＣ試験モ
ード切換信号の信号線となる。この他系の信号線となる
部分は自系の電源線となる部分より細くてよい。

〔作用〕

出力バッファ１は自らの回路形成領域を通る太い■ＣＣ
パターン１２を電源線として使用し、これとは接続され
ていない他の■、。パターンから引出された細い配線パ
ターン（後述する）をテスト人力用に使用する。領域Ａ
、のバッファ１を例とすればＶＣＣパターン１２＋をＶ
（（電源線として使用し、他の領域（例えばＡｘ）のＶ
ＣＣパターン１２□から引出された細い配線パターンを
テスト入力用信号線に使用する。このようにすると■、
がＶＣＣピン６となり、■２がテスト入力ピン４になる
。

ＧＮＤ　（グランド）パターン１３についても同様で、
自系の領域Ａ、の太いＧＮＤパターン１３１はＧＮＤ電
源線として使用し、他系の領域Ａ２のＧＮＤパターン１
３□から引出された細い配線パターンはＤＣ試験モード
切換信号用信号線に使用する。この場合はＧ、がＧＮＤ
ビン７になり、Ｇ２がＤＣ試験モード切換ピン５になる
。

この構成ではピン■、に電１ｖ。ＣをまたピンＣＩにグ
ランド電位を与えて領域ＡＩの出力バッファｌを動作状
態とし、またピン■２にテスト入力を与え、ピンＧ２に
ＤＣ試験モード切換信号を与えて領域Ａ、の出力バッフ
ァの入力を通常の信号入力から上記テスト入力に切換え
ると、該テスト入力により簡単に領域Ａ１の出力バッフ
ァの出力状態を定め、ひいては当該出力ピンの出力状態
（Ｉ（。

Ｌ、Ｚ）を定めることができる。通常の信号入力ピンか
ら信号を入力する場合のように各ＩＣに専用のテストパ
ターンは必要でなく、テスト人力用の専用の端子ピンも
必要でない。

ここで、ＤＣ試験モード切換ピンにはＤＣ試験切換回路
の構成でＶＣＣ電源線が継がるかＧＮＤ電源線が継がる
か決まる。またテスト入力ピンにはＶＣＣ電源線、ＧＮ
Ｄ電源線どちらに接続してもよい。

〔実施例） 第２図は本発明の一実施例を示す構成図である。

本例では（ｂ）に示すように全体を２つの回路形成領域
Ａ　Ｉ、Ａ　ｚに分け、これに伴ないＶＣＣパターンを
１２１と１２□に２分し、またＧＮＤパターンを１３、
と１３□に２分したものである。領域Ａ。

の広幅の（例えばｌｏＯｕｍ幅の）電源パターン１２、
．１３．から他方の領域Ａｔにかけては細幅の（例えば
２〜３μｍ幅の）配線パターン１４□１５１が敷設され
、逆に領域Ａ２の広幅の電源パターン１２□、１３．か
ら領域Ａ＋にかけては細幅の配線パターン１４．．１５
□が敷設されている。

第２図（ａ）は領域Ａ、の出力バッファ１１とＤＣ試験
切換回路２を例としたもので、ＩＮＶ、、ＩＮＶ２はイ
ンバータ、Ｔ　Ｍ　＋　、Ｔ　Ｍ　ｔはトランスファゲ
ートである。本例では切換ピン５をＨ（ハイ）にすると
ゲー）ＴＭ、がオフし、ゲー）ＴＭ、がオンするため出
力バッファ１１にはピン４からのテスト信号が入力する
。このピン４は領域Ａ２の■ｃｃピンＶＣＣ！であり、
またピン５は同領域のＧＮＤピンＧＮＤ、である。バッ
ファｈの電源ｖｃｅはピンＶＣＣＩから供給され、また
アースＧＮＤはピンＧＮＤ、から供給される。ピンＧＮ
Ｄ、は通常動作時はアースされるのでＬ（ロー）レベル
になる。このときはゲートＴ　Ｍ　ｒがオン、ゲートＴ
Ｍ、がオフとなるので、バッファｌ、にはピン３からの
通常信号が入力する。

領域Ａ２のバッファ１□はピンｖ　ｃｃｚを電源ＶＣＣ
用に、またピンＧＮＤ、をアースＧＮＤ用に使用し、更
にテスト時はピン■６，１をテスト入力用に、またピン
ＧＮＤ、をモード切換用に使用する。

回路形成領域を更に多数分割する場合、それに応して分
割した電源線は他系へも延長して信号線とするが、全て
の他系へ延長して信号線とする必要はない。要は他系の
電源線を自系のテスト時信号線とすればよく、テスト時
に必要な信号の数に応じて他系電源線を自系へ取込めば
よい。また必らずしも図示のようにループにする必要は
なく、チップ中央部の回路形成領域を通って他系へ延長
させたりしてもよい。

第１図は本発明の原理図、 第２図は本発明の一実施例を示す構成図である。

Claims (1)

【特許請求の範囲】
1. １、電源線を分割して各々独立した電源ピン（Ｖ、Ｇ）
   を有する複数本の電源線（１２〜１５）とし、これらを
   複数の回路形成領域（Ａ）に敷設し、回路形成領域の出
   力バッファは自系の電源線（１２、１３）より電源供給
   を受け、該出力バッファの入力を通常の信号入力からテ
   スト入力に切換えるテスト回路（２）は他系の電源線（
   １４、１５）よりモード切換用とテスト入力用各信号を
   受けるようにしてなることを特徴とする半導体集積回路
   。