JP2865486B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2865486B2 JP2865486B2 JP4175244A JP17524492A JP2865486B2 JP 2865486 B2 JP2865486 B2 JP 2865486B2 JP 4175244 A JP4175244 A JP 4175244A JP 17524492 A JP17524492 A JP 17524492A JP 2865486 B2 JP2865486 B2 JP 2865486B2
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- internal power
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Description
【0001】
【産業上の利用分野】この発明は、外部電源電圧を降下
させて内部電源電圧を発生し、内部記憶回路に供給する
内部降圧回路を備えた半導体記憶装置に関し、半導体記
憶装置の特殊モードであるストレスモード機能を実現す
ることのできる半導体記憶装置に関するものである。
させて内部電源電圧を発生し、内部記憶回路に供給する
内部降圧回路を備えた半導体記憶装置に関し、半導体記
憶装置の特殊モードであるストレスモード機能を実現す
ることのできる半導体記憶装置に関するものである。
【0002】
【従来の技術】従来の半導体記憶装置では、外部から入
力された電源電圧がそのまま内部記憶回路を駆動するた
めの電源電圧として使用されていた。しかし、最近の半
導体記憶装置の大容量化に伴って、トランジスタが微細
化され、その信頼性を向上させかつ消費電流を低減させ
るために、外部電源電圧を降圧する方式が広く提案され
るようになった。
力された電源電圧がそのまま内部記憶回路を駆動するた
めの電源電圧として使用されていた。しかし、最近の半
導体記憶装置の大容量化に伴って、トランジスタが微細
化され、その信頼性を向上させかつ消費電流を低減させ
るために、外部電源電圧を降圧する方式が広く提案され
るようになった。
【0003】ところで、一般に半導体記憶装置において
は、微細化に伴う僅かな欠陥を含み、製造時において
は、良品であっても短期間の使用により不良となるチッ
プがある比率で含まれている。そこで、メーカー側で
は、高温/高電圧で数10時間から数日の間、連続動作
を行ない、上記のような欠陥を含むチップを予め選別す
ることによりスクリーニングしているのが普通である。
この高温/高電圧の連続動作試験をバーンインテストと
呼んでいる。
は、微細化に伴う僅かな欠陥を含み、製造時において
は、良品であっても短期間の使用により不良となるチッ
プがある比率で含まれている。そこで、メーカー側で
は、高温/高電圧で数10時間から数日の間、連続動作
を行ない、上記のような欠陥を含むチップを予め選別す
ることによりスクリーニングしているのが普通である。
この高温/高電圧の連続動作試験をバーンインテストと
呼んでいる。
【0004】しかしながら、内部降圧回路は、図13に
示すように一定電圧を発生する。このため、内部降圧回
路を内蔵した半導体記憶装置では、外部電源電圧を高く
しても内部電源電圧は一定となり、バーンインテストが
できない。そこで、バーンインテスト時には、内部電源
電圧線と外部電源電圧線とを接続し、図14に示すよう
に内部電源電圧と外部電源電圧とを等しくする方法があ
る。この方法によるテスト機能をストレスモード機能と
呼んでいる。
示すように一定電圧を発生する。このため、内部降圧回
路を内蔵した半導体記憶装置では、外部電源電圧を高く
しても内部電源電圧は一定となり、バーンインテストが
できない。そこで、バーンインテスト時には、内部電源
電圧線と外部電源電圧線とを接続し、図14に示すよう
に内部電源電圧と外部電源電圧とを等しくする方法があ
る。この方法によるテスト機能をストレスモード機能と
呼んでいる。
【0005】図15は、このようなストレスモード機能
を有する半導体記憶装置の一例を示す概略ブロック図で
ある。図15を参照して、この半導体記憶装置100
は、外部電源電圧を入力する外部電源電圧端子101、
外部電源電圧を降圧するための内部降圧回路102、内
部降圧回路102により降圧された内部電源電圧により
駆動されるメモリ回路103、およびストレスモード信
号/SMを入力する/SM端子を含む。
を有する半導体記憶装置の一例を示す概略ブロック図で
ある。図15を参照して、この半導体記憶装置100
は、外部電源電圧を入力する外部電源電圧端子101、
外部電源電圧を降圧するための内部降圧回路102、内
部降圧回路102により降圧された内部電源電圧により
駆動されるメモリ回路103、およびストレスモード信
号/SMを入力する/SM端子を含む。
【0006】動作において、ストレスモード信号/SM
に応答して、内部降圧回路102は、外部電源電圧線1
と内部電源電圧線2とを接続する。その結果、メモリ回
路103には、外部電源電圧が供給され、バーンインテ
ストを行なうことができる。
に応答して、内部降圧回路102は、外部電源電圧線1
と内部電源電圧線2とを接続する。その結果、メモリ回
路103には、外部電源電圧が供給され、バーンインテ
ストを行なうことができる。
【0007】図16は、内部電源電圧と外部電源電圧と
を等しくする機能を有する従来の内部降圧回路を示す回
路図である。
を等しくする機能を有する従来の内部降圧回路を示す回
路図である。
【0008】図16において、内部降圧回路は、外部電
源電圧線1と、内部電源電圧線2と、内部電源電圧のレ
ベルをシフトダウンした電圧Vsを発生するレベルシフ
タ回路3と、内部電源電圧を一定にするための基準電圧
Vrefを発生する基準電圧発生回路4と、電圧Vsと
基準電圧Vrefとの差を増幅する差動増幅回路5と、
外部電源電圧線1と内部電源電圧線2との間に接続さ
れ、差動増幅回路5の出力に応答してオン/オフするP
チャネルトランジスタ6と、Pチャネルトランジスタ6
と並列に接続され、ストレスモード信号/SMに応答し
てオン/オフするPチャネルトランジスタ19とを含
む。前記ストレスモード信号/SMはストレスモード時
には低レベルである。
源電圧線1と、内部電源電圧線2と、内部電源電圧のレ
ベルをシフトダウンした電圧Vsを発生するレベルシフ
タ回路3と、内部電源電圧を一定にするための基準電圧
Vrefを発生する基準電圧発生回路4と、電圧Vsと
基準電圧Vrefとの差を増幅する差動増幅回路5と、
外部電源電圧線1と内部電源電圧線2との間に接続さ
れ、差動増幅回路5の出力に応答してオン/オフするP
チャネルトランジスタ6と、Pチャネルトランジスタ6
と並列に接続され、ストレスモード信号/SMに応答し
てオン/オフするPチャネルトランジスタ19とを含
む。前記ストレスモード信号/SMはストレスモード時
には低レベルである。
【0009】外部電源電圧線1は、外部電源端子101
に接続され、内部電源電圧線2は、メモリ回路(図1
5)に接続される。
に接続され、内部電源電圧線2は、メモリ回路(図1
5)に接続される。
【0010】レベルシフタ回路3は、内部電源電圧線1
に接続され、ストレスモード信号/SM(高レベル)に
応答して活性化し、内部電源電圧のレベルを一定電圧降
下させて電圧Vsを発生する。このレベルシフタ回路3
はストレスモード信号/SM(低レベル)に応答して、
不活性状態となる。電圧Vsは、差動増幅回路5に供給
される。
に接続され、ストレスモード信号/SM(高レベル)に
応答して活性化し、内部電源電圧のレベルを一定電圧降
下させて電圧Vsを発生する。このレベルシフタ回路3
はストレスモード信号/SM(低レベル)に応答して、
不活性状態となる。電圧Vsは、差動増幅回路5に供給
される。
【0011】基準電圧発生回路4は、ストレスモード信
号/SM(高レベル)に応答して活性化し、基準電圧V
refを発生し、ストレスモード信号/SM(低レベ
ル)に応答して不活性状態となる。基準電圧Vrefは
差動増幅回路5に供給される。
号/SM(高レベル)に応答して活性化し、基準電圧V
refを発生し、ストレスモード信号/SM(低レベ
ル)に応答して不活性状態となる。基準電圧Vrefは
差動増幅回路5に供給される。
【0012】差動増幅回路5は、2つの入力端子と1つ
の出力端子とを有し、一方の入力端子は電圧Vsを受け
るように接続され、他方の入力端子は基準電圧Vref
を受けるように接続され、出力端子はPチャネルトラン
ジスタ6のゲート電極に接続される。この差動増幅回路
5は、電圧Vsと基準電圧Vrefとを比較し、Vre
f>Vsの場合には、低レベルの信号を出力し、Vre
f<Vsの場合には、高レベルの信号を出力する。
の出力端子とを有し、一方の入力端子は電圧Vsを受け
るように接続され、他方の入力端子は基準電圧Vref
を受けるように接続され、出力端子はPチャネルトラン
ジスタ6のゲート電極に接続される。この差動増幅回路
5は、電圧Vsと基準電圧Vrefとを比較し、Vre
f>Vsの場合には、低レベルの信号を出力し、Vre
f<Vsの場合には、高レベルの信号を出力する。
【0013】Pチャネルトランジスタ6は、ドレイン
(またはソース)が外部電源電圧線1に接続され、ソー
ス(またはドレイン)が内部電源電圧線2に接続され、
ゲート電極が差動増幅回路5の出力に接続される。
(またはソース)が外部電源電圧線1に接続され、ソー
ス(またはドレイン)が内部電源電圧線2に接続され、
ゲート電極が差動増幅回路5の出力に接続される。
【0014】Pチャネルトランジスタ19は、ドレイン
(またはソース)が外部電源電圧線1に接続され、ソー
ス(またはドレイン)が内部電源電圧線2に接続され、
ゲート電極がストレスモード信号/SMを受けるように
接続される。
(またはソース)が外部電源電圧線1に接続され、ソー
ス(またはドレイン)が内部電源電圧線2に接続され、
ゲート電極がストレスモード信号/SMを受けるように
接続される。
【0015】前記Pチャネルトランジスタ6および19
はメモリ回路103に電源電圧を供給する必要があるた
め、その電流駆動能力が大きくされ、比較的大きなサイ
ズを有する。
はメモリ回路103に電源電圧を供給する必要があるた
め、その電流駆動能力が大きくされ、比較的大きなサイ
ズを有する。
【0016】次に図16に示した電圧降下回路の動作に
ついて説明する。
ついて説明する。
【0017】内部電源電圧は、レベルシフタ回路3によ
ってレベルダウンされ、電圧Vsとなる。この電圧Vs
のレベルが基準電圧Vrefよりも低い場合には、差動
増幅回路5の出力は低レベルとなる。この低レベルの出
力に応答してPチャネルトランジスタ6がオンし、外部
電源電圧線1と内部電源電圧線2とが接続される。
ってレベルダウンされ、電圧Vsとなる。この電圧Vs
のレベルが基準電圧Vrefよりも低い場合には、差動
増幅回路5の出力は低レベルとなる。この低レベルの出
力に応答してPチャネルトランジスタ6がオンし、外部
電源電圧線1と内部電源電圧線2とが接続される。
【0018】逆に、内部電源電圧が高くなって、レベル
シフタ回路3の出力電圧Vsが基準電圧Vrefよりも
高くなった場合には、差動増幅回路5の出力は高レベル
となり、この高レベルの信号に応答してPチャネルトラ
ンジスタ6がオフし、外部電源電圧線1と内部電源電圧
線2とが切り離される。
シフタ回路3の出力電圧Vsが基準電圧Vrefよりも
高くなった場合には、差動増幅回路5の出力は高レベル
となり、この高レベルの信号に応答してPチャネルトラ
ンジスタ6がオフし、外部電源電圧線1と内部電源電圧
線2とが切り離される。
【0019】このようにして、Pチャネルトランジスタ
6をオン/オフ制御することにより、内部電源電圧を一
定に保つことができる。
6をオン/オフ制御することにより、内部電源電圧を一
定に保つことができる。
【0020】次に、ストレスモード時には、ストレスモ
ード信号/SMが低レベルになり、Pチャネルトランジ
スタ19がオンする。一方、レベルシフタ回路3、基準
電圧発生回路4、および差動増幅回路5が非活性状態と
なり、差動増幅回路5の出力は高レベルとなる。応答し
て、Pチャネルトランジスタ6がオフし、外部電源電圧
線1と内部電源電圧線2とがPチャネルトランジスタ1
9によって接続される。
ード信号/SMが低レベルになり、Pチャネルトランジ
スタ19がオンする。一方、レベルシフタ回路3、基準
電圧発生回路4、および差動増幅回路5が非活性状態と
なり、差動増幅回路5の出力は高レベルとなる。応答し
て、Pチャネルトランジスタ6がオフし、外部電源電圧
線1と内部電源電圧線2とがPチャネルトランジスタ1
9によって接続される。
【0021】この結果、ストレスモード時には内部メモ
リ回路に対して外部電源電圧を与えることができる。
リ回路に対して外部電源電圧を与えることができる。
【0022】
【発明が解決しようとする課題】以上説明したように、
従来の内部降圧回路では、ストレスモード時(ストレス
モード信号/SMが高レベル)には、Pチャネルトラン
ジスタ6により外部電源電圧線1と内部電源電圧線2と
の間をオン/オフして一定の内部電源電圧を発生し、ス
トレスモード時には、Pチャネルトランジスタ19によ
り外部電源電圧線と内部電源電圧線とを接続する。この
ように比較的サイズの大きい2つのトランジスタ6およ
び19を用いているため、内部降圧回路ひいては半導体
記憶装置の面積が大きくなるという問題がある。
従来の内部降圧回路では、ストレスモード時(ストレス
モード信号/SMが高レベル)には、Pチャネルトラン
ジスタ6により外部電源電圧線1と内部電源電圧線2と
の間をオン/オフして一定の内部電源電圧を発生し、ス
トレスモード時には、Pチャネルトランジスタ19によ
り外部電源電圧線と内部電源電圧線とを接続する。この
ように比較的サイズの大きい2つのトランジスタ6およ
び19を用いているため、内部降圧回路ひいては半導体
記憶装置の面積が大きくなるという問題がある。
【0023】また、ストレスモード時において、レベル
シフタ回路3、基準電圧発生回路4、および差動増幅回
路5を非活性化するため、レベルシフタ回路3、基準電
圧発生回路4および差動増幅回路5にはストレスがかか
らず、これらの回路については、バーンインテストを行
なえないという問題がある。
シフタ回路3、基準電圧発生回路4、および差動増幅回
路5を非活性化するため、レベルシフタ回路3、基準電
圧発生回路4および差動増幅回路5にはストレスがかか
らず、これらの回路については、バーンインテストを行
なえないという問題がある。
【0024】この発明の1つの目的は、内部降圧回路を
備える半導体記憶装置において、内部降圧回路の面積を
小さくすることである。
備える半導体記憶装置において、内部降圧回路の面積を
小さくすることである。
【0025】また、この発明のもう1つの目的は、内部
降圧回路についてバーンインテストを行なうことを可能
にすることである。
降圧回路についてバーンインテストを行なうことを可能
にすることである。
【0026】
【課題を解決するための手段】請求項1の発明に係る半
導体記憶装置は、内部記憶回路と、外部電源電圧を降下
させて内部電源電圧を発生し、前記内部記憶回路に供給
する内部降圧回路とを備えた半導体記憶装置であって、
前記内部降圧回路は、外部電源電圧を前記内部記憶回路
に与えるストレスモードテスト機能を有し、前記外部電
源電圧を供給する外部電源電圧線と前記内部電源電圧を
供給する内部電源電圧線との間をオン/オフする1つの
スイッチング手段、前記内部電源電圧のレベルを降下さ
せるレベル降下手段、前記内部電源電圧のレベルを一定
にするための基準電圧を発生する基準電圧発生手段、お
よび前記基準電圧発生手段により発生された基準電圧と
前記レベル降下手段により降下された内部電源電圧とを
比較し、比較結果に基づいて前記スイッチング手段をオ
ン/オフ制御する制御手段を含み、前記スイッチング手
段は、ストレスモード時には、常時オン状態にされるこ
とを特徴とする。
導体記憶装置は、内部記憶回路と、外部電源電圧を降下
させて内部電源電圧を発生し、前記内部記憶回路に供給
する内部降圧回路とを備えた半導体記憶装置であって、
前記内部降圧回路は、外部電源電圧を前記内部記憶回路
に与えるストレスモードテスト機能を有し、前記外部電
源電圧を供給する外部電源電圧線と前記内部電源電圧を
供給する内部電源電圧線との間をオン/オフする1つの
スイッチング手段、前記内部電源電圧のレベルを降下さ
せるレベル降下手段、前記内部電源電圧のレベルを一定
にするための基準電圧を発生する基準電圧発生手段、お
よび前記基準電圧発生手段により発生された基準電圧と
前記レベル降下手段により降下された内部電源電圧とを
比較し、比較結果に基づいて前記スイッチング手段をオ
ン/オフ制御する制御手段を含み、前記スイッチング手
段は、ストレスモード時には、常時オン状態にされるこ
とを特徴とする。
【0027】請求項2の発明に係る半導体記憶装置は、
請求項1と同様なスイッチング手段、レベル降下手段を
含み、さらに第1の基準電圧発生手段、プルアップ手段
および制御手段を含む。
請求項1と同様なスイッチング手段、レベル降下手段を
含み、さらに第1の基準電圧発生手段、プルアップ手段
および制御手段を含む。
【0028】第1の基準電圧発生手段は、前記内部電源
電圧を一定にするための第1の基準電圧を発生する。
電圧を一定にするための第1の基準電圧を発生する。
【0029】プルアップ手段は、ストレスモード時に前
記第1の基準電圧をプルアップし、前記レベル降下手段
により降下された内部電源電圧よりも高い電位の第2の
基準電圧を発生する。
記第1の基準電圧をプルアップし、前記レベル降下手段
により降下された内部電源電圧よりも高い電位の第2の
基準電圧を発生する。
【0030】制御手段は、前記発生された第1または第
2の基準電圧と前記降下された内部電源電圧と比較し、
前記第1または第2の基準電圧が前記降下された内部電
源電圧よりも高い場合には、前記スイッチング手段をオ
ン状態にし、前記第1または第2の基準電圧が前記降下
された内部電源電圧よりも低い場合には、前記スイッチ
ング手段をオフ状態にする。
2の基準電圧と前記降下された内部電源電圧と比較し、
前記第1または第2の基準電圧が前記降下された内部電
源電圧よりも高い場合には、前記スイッチング手段をオ
ン状態にし、前記第1または第2の基準電圧が前記降下
された内部電源電圧よりも低い場合には、前記スイッチ
ング手段をオフ状態にする。
【0031】請求項3の発明に係る半導体記憶装置は、
前記請求項1と同様なスイッチング手段および基準電圧
発生手段を含み、さらに次のようなレベル降下手段およ
び制御手段を含む。
前記請求項1と同様なスイッチング手段および基準電圧
発生手段を含み、さらに次のようなレベル降下手段およ
び制御手段を含む。
【0032】レベル降下手段は、通常動作時には、前記
内部電源電圧のレベルを降下させた第1の電圧に変換
し、ストレスモード時には、前記第1の電圧をさらに降
下させて前記基準電圧よりも低い電位の第2の電圧に変
換する。
内部電源電圧のレベルを降下させた第1の電圧に変換
し、ストレスモード時には、前記第1の電圧をさらに降
下させて前記基準電圧よりも低い電位の第2の電圧に変
換する。
【0033】制御手段は、前記発生された基準電圧と前
記レベル降下手段により変換された第1または第2の電
圧とを比較し、前記基準電圧が第1または第2の電圧よ
りも高い場合には、前記スイッチング手段をオン状態に
し、前記基準電圧が前記第1または第2の電圧よりも低
い場合には、前記スイッチング手段をオフ状態にする。
記レベル降下手段により変換された第1または第2の電
圧とを比較し、前記基準電圧が第1または第2の電圧よ
りも高い場合には、前記スイッチング手段をオン状態に
し、前記基準電圧が前記第1または第2の電圧よりも低
い場合には、前記スイッチング手段をオフ状態にする。
【0034】請求項4の発明に係る半導体記憶装置は、
請求項1の発明と同様なスイッチング手段、レベル降下
手段、および基準電圧発生手段を含み、さらに第1の制
御手段および第2の制御手段を含む。
請求項1の発明と同様なスイッチング手段、レベル降下
手段、および基準電圧発生手段を含み、さらに第1の制
御手段および第2の制御手段を含む。
【0035】第1の制御手段は、基準電圧発生手段によ
り発生された基準電圧とレベル降下手段より降下された
内部電源電圧と比較し、比較結果に基づいてスイッチン
グ手段をオン/オフ制御する。
り発生された基準電圧とレベル降下手段より降下された
内部電源電圧と比較し、比較結果に基づいてスイッチン
グ手段をオン/オフ制御する。
【0036】第2の制御手段は、外部的に発生されるス
トレスモード信号に応答して、スイッチング手段を常時
オン状態にする。ストレスモード時には、前記レベル降
下手段、基準電圧発生手段および第1の制御手段の少な
くとも一つは、非活性状態にされる。
トレスモード信号に応答して、スイッチング手段を常時
オン状態にする。ストレスモード時には、前記レベル降
下手段、基準電圧発生手段および第1の制御手段の少な
くとも一つは、非活性状態にされる。
【0037】請求項5の発明に係る半導体記憶装置は、
請求項4の発明と同様なスイッチング手段、レベル降下
手段、基準電圧発生手段、第1の制御手段および第2の
制御手段を含み、さらに前記第1の制御手段と第2の制
御手段との間に接続され、前記ストレスモード信号に応
答して、スイッチオフする手段を含む。
請求項4の発明と同様なスイッチング手段、レベル降下
手段、基準電圧発生手段、第1の制御手段および第2の
制御手段を含み、さらに前記第1の制御手段と第2の制
御手段との間に接続され、前記ストレスモード信号に応
答して、スイッチオフする手段を含む。
【0038】
【作用】請求項1の発明に係る半導体記憶装置では、外
部電源電圧線と内部電源電圧線との間をオン/オフする
スイッチング手段が1つであり、このスイッチング手段
は、ノーマルモード時にはオン/オフすることにより内
部電源電圧を一定電圧にし、ストレスモード時には、常
時オンする。このように、比較的大きなサイズを必要と
するスイッチング手段をノーマルモード時とストレスモ
ード時とで共有することにより、内部降圧回路ひいては
半導体記憶装置の面積を小さくすることができる。
部電源電圧線と内部電源電圧線との間をオン/オフする
スイッチング手段が1つであり、このスイッチング手段
は、ノーマルモード時にはオン/オフすることにより内
部電源電圧を一定電圧にし、ストレスモード時には、常
時オンする。このように、比較的大きなサイズを必要と
するスイッチング手段をノーマルモード時とストレスモ
ード時とで共有することにより、内部降圧回路ひいては
半導体記憶装置の面積を小さくすることができる。
【0039】請求項2の発明に係る半導体記憶装置で
は、プルアップ手段により、ストレスモード時にレベル
降下された内部電源電圧よりも高い第2の基準電圧を発
生しているので、制御手段は、ストレスモード時にはス
イッチの手段を常時オン状態にする。それにより、内部
電源電圧を外部電源電圧と等しくすることができる。こ
のようにして、ストレスモード時においても内部降圧回
路に含まれるすべての手段を活性状態にしたままでバー
ンインテストを行なうことができる。この結果、内部降
圧回路に含まれるすべての手段にストレスをかけること
ができる。
は、プルアップ手段により、ストレスモード時にレベル
降下された内部電源電圧よりも高い第2の基準電圧を発
生しているので、制御手段は、ストレスモード時にはス
イッチの手段を常時オン状態にする。それにより、内部
電源電圧を外部電源電圧と等しくすることができる。こ
のようにして、ストレスモード時においても内部降圧回
路に含まれるすべての手段を活性状態にしたままでバー
ンインテストを行なうことができる。この結果、内部降
圧回路に含まれるすべての手段にストレスをかけること
ができる。
【0040】請求項3の発明に係る半導体記憶装置で
は、レベル降下手段は、ストレスモード時には、基準電
圧よりも高い第2の電圧を発生しているので、制御手段
はスイッチング手段をオン状態にする。したがって、請
求項3の発明では、請求項2の発明と同様にスイッチン
グ手段を1つで共有することができ、かつストレスモー
ド時には、内部降圧回路に含まれるすべての手段を活性
化して、ストレスをかけることができる。
は、レベル降下手段は、ストレスモード時には、基準電
圧よりも高い第2の電圧を発生しているので、制御手段
はスイッチング手段をオン状態にする。したがって、請
求項3の発明では、請求項2の発明と同様にスイッチン
グ手段を1つで共有することができ、かつストレスモー
ド時には、内部降圧回路に含まれるすべての手段を活性
化して、ストレスをかけることができる。
【0041】請求項4の発明に係る半導体記憶装置で
は、レベル降下手段、基準電圧発生手段、および第1の
制御手段の少なくとも1つは、外部的に発生されるスト
レスモード信号により非活性状態にされるが、第2の制
御手段は、外部的に発生されるテストモード信号に応答
して、スイッチング手段をオン状態にする。それにより
内部電源電圧線と外部電源電圧線とが接続され、バーン
インテストを行なうことができる。
は、レベル降下手段、基準電圧発生手段、および第1の
制御手段の少なくとも1つは、外部的に発生されるスト
レスモード信号により非活性状態にされるが、第2の制
御手段は、外部的に発生されるテストモード信号に応答
して、スイッチング手段をオン状態にする。それにより
内部電源電圧線と外部電源電圧線とが接続され、バーン
インテストを行なうことができる。
【0042】請求項5の発明に係る半導体記憶装置で
は、ストレスモード時には、第1の制御手段と第2の制
御手段との間を遮断するので、レベル降下手段、基準電
圧発生手段、および第1の制御手段のすべてを活性状態
にしたままで、バーンインテストを行なうことができ
る。それにより、内部降圧回路に含まれるすべての手段
に対してストレスをかけることができる。
は、ストレスモード時には、第1の制御手段と第2の制
御手段との間を遮断するので、レベル降下手段、基準電
圧発生手段、および第1の制御手段のすべてを活性状態
にしたままで、バーンインテストを行なうことができ
る。それにより、内部降圧回路に含まれるすべての手段
に対してストレスをかけることができる。
【0043】
【実施例】図1は、半導体記憶装置に内蔵される内部降
圧回路の一実施例を示す回路図である。図1に示す内部
降圧回路は、外部電源電圧1、内部電源電圧2、常時活
性状態にされるレベルシフタ回路3、常時活性状態にさ
れる基準電圧発生回路4、常時活性状態にされる差動増
幅回路5、Pチャネルトランジスタ6、およびストレス
モード信号/SMに応答して基準電圧Vrefをプルア
ップするプルアップ回路41を含む。
圧回路の一実施例を示す回路図である。図1に示す内部
降圧回路は、外部電源電圧1、内部電源電圧2、常時活
性状態にされるレベルシフタ回路3、常時活性状態にさ
れる基準電圧発生回路4、常時活性状態にされる差動増
幅回路5、Pチャネルトランジスタ6、およびストレス
モード信号/SMに応答して基準電圧Vrefをプルア
ップするプルアップ回路41を含む。
【0044】外部電源電圧線1、内部電源電圧線2およ
びPチャネルトランジスタ6は図16に示した内部降圧
回路と同様な構成である。レベルシフタ回路3、基準電
圧発生回路4、差動増幅回路5は、図16に示したレベ
ルシフタ回路、基準電圧発生回路および差動増幅回路の
ノーマル動作時と同様の動作を行なう。
びPチャネルトランジスタ6は図16に示した内部降圧
回路と同様な構成である。レベルシフタ回路3、基準電
圧発生回路4、差動増幅回路5は、図16に示したレベ
ルシフタ回路、基準電圧発生回路および差動増幅回路の
ノーマル動作時と同様の動作を行なう。
【0045】プルアップ回路41は、インバータ91と
クロックドCMOS10とを含む。インバータ91は、
ストレスモード信号/SMを反転させてクロックドCM
OS10を制御する。クロックドCMOS10は、その
入力が接地端子に接続され、その出力が基準電圧を出力
する基準電圧ライン7に接続される。プルアップ回路4
1は、ストレスモード信号/SMが低レベルのとき基準
電圧ライン7を電源電位までつりあげる。
クロックドCMOS10とを含む。インバータ91は、
ストレスモード信号/SMを反転させてクロックドCM
OS10を制御する。クロックドCMOS10は、その
入力が接地端子に接続され、その出力が基準電圧を出力
する基準電圧ライン7に接続される。プルアップ回路4
1は、ストレスモード信号/SMが低レベルのとき基準
電圧ライン7を電源電位までつりあげる。
【0046】次に、図1に示した内部降圧回路の動作に
ついて説明する。まず、ノーマルモード時には、レベル
シフタ回路3は、内部電源電圧をレベルダウンし、電圧
Vsを発生する。この電圧Vsは差動増幅回路5に供給
される。差動増幅回路5には、基準電圧発生回路4によ
って発生される基準電圧Vrefが供給される。レベル
シフタ回路3からの電圧Vsが基準電圧発生回路4によ
って発生される基準電圧Vrefよりも低い場合には、
差動増幅回路5の出力は低レベルとなる。この低レベル
の出力に応答してPチャネルトランジスタ6がオンし、
外部電源電圧線1と内部電源電圧線2とが接続される。
また、内部電源電圧が高くなると、レベルシフタ回路3
によりレベルダウンされた電圧Vsのレベルも高くな
る。この電圧Vsが基準電圧Vrefよりも高くなる
と、差動増幅回路5の出力は高レベルとなり、Pチャネ
ルトランジスタ6がオフして、外部電源電圧線1の内部
電源電圧線2とが切り離される。以上の動作は従来例と
同様である。
ついて説明する。まず、ノーマルモード時には、レベル
シフタ回路3は、内部電源電圧をレベルダウンし、電圧
Vsを発生する。この電圧Vsは差動増幅回路5に供給
される。差動増幅回路5には、基準電圧発生回路4によ
って発生される基準電圧Vrefが供給される。レベル
シフタ回路3からの電圧Vsが基準電圧発生回路4によ
って発生される基準電圧Vrefよりも低い場合には、
差動増幅回路5の出力は低レベルとなる。この低レベル
の出力に応答してPチャネルトランジスタ6がオンし、
外部電源電圧線1と内部電源電圧線2とが接続される。
また、内部電源電圧が高くなると、レベルシフタ回路3
によりレベルダウンされた電圧Vsのレベルも高くな
る。この電圧Vsが基準電圧Vrefよりも高くなる
と、差動増幅回路5の出力は高レベルとなり、Pチャネ
ルトランジスタ6がオフして、外部電源電圧線1の内部
電源電圧線2とが切り離される。以上の動作は従来例と
同様である。
【0047】次に、ストレスモード時における動作を説
明する。基準電圧発生回路4は、常時活性化されている
ため、ノーマルモード時における基準電圧Vrefを発
生しようとするが、プルアップ回路41は、ストレスモ
ード信号/SM(低レベル)に応答して、基準電圧線ラ
インの電位を電源電位にまでつり上げる。それによりレ
ベルシフタ回路3の出力Vsのレベルは、基準電圧ライ
ン7のレベルよりも低くなる。したがって、差動増幅回
路5の出力は低レベルとなり、低レベルの出力に応答し
てPチャネルトランジスタ6は常にオン状態となる。そ
れにより外部電源電圧線1と内部電源電圧線2とを接続
することができる。
明する。基準電圧発生回路4は、常時活性化されている
ため、ノーマルモード時における基準電圧Vrefを発
生しようとするが、プルアップ回路41は、ストレスモ
ード信号/SM(低レベル)に応答して、基準電圧線ラ
インの電位を電源電位にまでつり上げる。それによりレ
ベルシフタ回路3の出力Vsのレベルは、基準電圧ライ
ン7のレベルよりも低くなる。したがって、差動増幅回
路5の出力は低レベルとなり、低レベルの出力に応答し
てPチャネルトランジスタ6は常にオン状態となる。そ
れにより外部電源電圧線1と内部電源電圧線2とを接続
することができる。
【0048】図1に示した内部降圧回路であれば、外部
電源電圧線1と内部電源電圧線2との間に接続される比
較的大きいサイズのPチャネルトランジスタを1つにす
ることができ、内部降圧回路の面積を小さくすることが
できる。また、レベルシフタ回路3、基準電圧発生回路
4、および差動増幅回路5は常時活性化状態にされてい
るため、ストレスモード時においてもストレスがかけら
れている。
電源電圧線1と内部電源電圧線2との間に接続される比
較的大きいサイズのPチャネルトランジスタを1つにす
ることができ、内部降圧回路の面積を小さくすることが
できる。また、レベルシフタ回路3、基準電圧発生回路
4、および差動増幅回路5は常時活性化状態にされてい
るため、ストレスモード時においてもストレスがかけら
れている。
【0049】図2は、この発明の第2の実施例を示す回
路図である。図2に示される内部降圧回路と図1に示さ
れる内部降圧回路とが異なるところは、プルアップ回路
41の出力端と基準電圧発生回路4の出力端との間にC
MOSトランスファゲート11が設けられ、トランスフ
ァゲートを構成するPMOSトランジスタのゲート電極
に接続されるインバータ92が設けられていることであ
る。CMOSトランスファゲート11およびインバータ
92は、ストレスモード信号/SMに応答してオン/オ
フする。
路図である。図2に示される内部降圧回路と図1に示さ
れる内部降圧回路とが異なるところは、プルアップ回路
41の出力端と基準電圧発生回路4の出力端との間にC
MOSトランスファゲート11が設けられ、トランスフ
ァゲートを構成するPMOSトランジスタのゲート電極
に接続されるインバータ92が設けられていることであ
る。CMOSトランスファゲート11およびインバータ
92は、ストレスモード信号/SMに応答してオン/オ
フする。
【0050】次に第2の実施例の動作を説明する。ノー
マルモード時には、ストレスモード信号/SMは高レベ
ルであり、CMOSトランスファゲート11はオンす
る。したがって、基準電圧発生回路4により発生された
基準電圧Vrefが差動増幅回路5に供給される。レベ
ルシフタ回路3により内部電源電圧をレベルダウンした
電圧Vsのレベルが、基準電圧Vrefより低いときに
は、差動増幅回路5の出力は低レベルとなる。この低レ
ベルの出力に応答して、Pチャネルトランジスタ6がオ
ンする。それにより、外部電源電圧線と内部電源電圧線
とが接続される。また、内部電源電圧が高くなると、レ
ベルシフタ回路3の出力電圧Vsのレベルが基準電圧V
refより高くなり、差動増幅回路5の出力は高レベル
となる。この高レベルの出力に応答してPチャネルトラ
ンジスタ6がオフし、外部電源電圧線1と内部電源電圧
線2とが切り離される。
マルモード時には、ストレスモード信号/SMは高レベ
ルであり、CMOSトランスファゲート11はオンす
る。したがって、基準電圧発生回路4により発生された
基準電圧Vrefが差動増幅回路5に供給される。レベ
ルシフタ回路3により内部電源電圧をレベルダウンした
電圧Vsのレベルが、基準電圧Vrefより低いときに
は、差動増幅回路5の出力は低レベルとなる。この低レ
ベルの出力に応答して、Pチャネルトランジスタ6がオ
ンする。それにより、外部電源電圧線と内部電源電圧線
とが接続される。また、内部電源電圧が高くなると、レ
ベルシフタ回路3の出力電圧Vsのレベルが基準電圧V
refより高くなり、差動増幅回路5の出力は高レベル
となる。この高レベルの出力に応答してPチャネルトラ
ンジスタ6がオフし、外部電源電圧線1と内部電源電圧
線2とが切り離される。
【0051】次に、ストレスモード時には、常時活性状
態にされる基準電圧発生回路4により基準電圧Vref
が発生されているが、ストレスモード信号/SMが低レ
ベルであるため、CMOSトランスファゲート11はオ
フしており、基準電圧Vrefは差動増幅回路5には伝
わらない。一方、クロックドCMOS10は、ストレス
モード信号/SM(低レベル)に応答して、オンするた
め、基準電圧ライン7のレベルは高レベル(外部電源電
圧レベル)になる。したがってレベルシフタ回路3の出
力電圧Vsのレベルは、常に基準電圧ライン7の電位よ
りも低くなる。この結果、差動増幅回路5の出力は低レ
ベルとなり、応答してPチャネルトランジスタ6は常に
オン状態となる。このようにして、外部電源電圧線1と
内部電源電圧線2とを接続することができる。
態にされる基準電圧発生回路4により基準電圧Vref
が発生されているが、ストレスモード信号/SMが低レ
ベルであるため、CMOSトランスファゲート11はオ
フしており、基準電圧Vrefは差動増幅回路5には伝
わらない。一方、クロックドCMOS10は、ストレス
モード信号/SM(低レベル)に応答して、オンするた
め、基準電圧ライン7のレベルは高レベル(外部電源電
圧レベル)になる。したがってレベルシフタ回路3の出
力電圧Vsのレベルは、常に基準電圧ライン7の電位よ
りも低くなる。この結果、差動増幅回路5の出力は低レ
ベルとなり、応答してPチャネルトランジスタ6は常に
オン状態となる。このようにして、外部電源電圧線1と
内部電源電圧線2とを接続することができる。
【0052】図3は、この発明の第3の実施例を示す回
路図である。図3に示す内部降圧回路が図2に示す内部
降圧回路と異なるところは、CMOSトランスファゲー
ト11およびインバータ92に代えて、ストレスモード
信号/SMに応答してオン/オフするNチャネルトラン
スファゲート12が設けられていることである。その他
の回路については図2に示した回路と同様であり、その
説明は適宜省略する。
路図である。図3に示す内部降圧回路が図2に示す内部
降圧回路と異なるところは、CMOSトランスファゲー
ト11およびインバータ92に代えて、ストレスモード
信号/SMに応答してオン/オフするNチャネルトラン
スファゲート12が設けられていることである。その他
の回路については図2に示した回路と同様であり、その
説明は適宜省略する。
【0053】次に動作について説明する。まず、ノーマ
ルモード時には、ストレスモード信号/SMは高レベル
であり、Nチャネルトランスファゲート12がオンして
いるため、基準電圧発生回路4の出力は基準電圧ライン
7を介して差動増幅回路5に供給される。よって、レベ
ルシフタ回路3によってレベルダウンされた電圧Vsの
レベルは基準電圧Vrefより低いとき、差動増幅回路
5の出力は低レベルとなる。この低レベルの出力に応答
してPチャネルトランジスタ6がオンし、外部電源電圧
線1と内部電源電圧線2とが接続される。また、内部電
源電圧が高くなると、レベルシフタ回路3によってレベ
ルダウンされた電圧Vsのレベルが基準電圧Vrefよ
りも高くなり、差動増幅回路5の出力は高レベルとな
る。この高レベルの出力に応答してPチャネルトランジ
スタ6がオフし、外部電源電圧線1と内部電源電圧線2
とが切り離される。
ルモード時には、ストレスモード信号/SMは高レベル
であり、Nチャネルトランスファゲート12がオンして
いるため、基準電圧発生回路4の出力は基準電圧ライン
7を介して差動増幅回路5に供給される。よって、レベ
ルシフタ回路3によってレベルダウンされた電圧Vsの
レベルは基準電圧Vrefより低いとき、差動増幅回路
5の出力は低レベルとなる。この低レベルの出力に応答
してPチャネルトランジスタ6がオンし、外部電源電圧
線1と内部電源電圧線2とが接続される。また、内部電
源電圧が高くなると、レベルシフタ回路3によってレベ
ルダウンされた電圧Vsのレベルが基準電圧Vrefよ
りも高くなり、差動増幅回路5の出力は高レベルとな
る。この高レベルの出力に応答してPチャネルトランジ
スタ6がオフし、外部電源電圧線1と内部電源電圧線2
とが切り離される。
【0054】次にストレスモード時には、活性状態にさ
れている基準電圧発生回路4から基準電圧Vrefが出
力されるが、ストレスモード信号/SMが低レベルであ
るためNチャネルトランスファゲート12はオフしてい
る。したがって、基準電圧Vrefは差動増幅回路5に
は伝わらない。一方、クロックドCMOS10がオンす
るため、基準電圧ライン7は高レベル(外部電源電圧レ
ベル)になる。ストレスモードにおける以後の動作は図
2の場合と同様であり、その説明は省略する。
れている基準電圧発生回路4から基準電圧Vrefが出
力されるが、ストレスモード信号/SMが低レベルであ
るためNチャネルトランスファゲート12はオフしてい
る。したがって、基準電圧Vrefは差動増幅回路5に
は伝わらない。一方、クロックドCMOS10がオンす
るため、基準電圧ライン7は高レベル(外部電源電圧レ
ベル)になる。ストレスモードにおける以後の動作は図
2の場合と同様であり、その説明は省略する。
【0055】図4は、この発明の第4の実施例を示す回
路図である。第4の実施例と第1の実施例とが異なると
ころプルアップ回路のみであり、図4においてはプルア
ップ回路のみを示す。
路図である。第4の実施例と第1の実施例とが異なると
ころプルアップ回路のみであり、図4においてはプルア
ップ回路のみを示す。
【0056】図4において、プルアップ回路としてPチ
ャネルトランジスタ13が用いられる。Pチャネルトラ
ンジスタ13は、そのソース(またはドレイン)が電源
電圧に接続され、そのドレイン(またはソース)が基準
電圧ライン7に接続され、そのゲート電極がストレスモ
ード信号/SMを受けるように接続する。
ャネルトランジスタ13が用いられる。Pチャネルトラ
ンジスタ13は、そのソース(またはドレイン)が電源
電圧に接続され、そのドレイン(またはソース)が基準
電圧ライン7に接続され、そのゲート電極がストレスモ
ード信号/SMを受けるように接続する。
【0057】次に動作について説明する。まず、ノーマ
ルモード時にはストレスモード信号/SMは高レベルで
あり、Pチャネルトランジスタ13はオフしている。し
たがって、基準電圧発生回路4により発生される基準電
圧Vrefは差動増幅回路5に供給される。以後のノー
マル動作時における動作は図1に示した場合と同様であ
り、その説明は省略する。
ルモード時にはストレスモード信号/SMは高レベルで
あり、Pチャネルトランジスタ13はオフしている。し
たがって、基準電圧発生回路4により発生される基準電
圧Vrefは差動増幅回路5に供給される。以後のノー
マル動作時における動作は図1に示した場合と同様であ
り、その説明は省略する。
【0058】次に、ストレスモード時には、活性状態に
されている基準電圧発生回路4により基準電圧Vref
が発生されているが、ストレスモード信号/SMが低レ
ベルであるためPチャネルトランジスタ13がオンし、
基準電圧ライン7が強制的高レベル(外部電源電圧レベ
ル)になる。以後の動作は、図1に示した第1の実施例
と同様であり、その説明は省略する。
されている基準電圧発生回路4により基準電圧Vref
が発生されているが、ストレスモード信号/SMが低レ
ベルであるためPチャネルトランジスタ13がオンし、
基準電圧ライン7が強制的高レベル(外部電源電圧レベ
ル)になる。以後の動作は、図1に示した第1の実施例
と同様であり、その説明は省略する。
【0059】図5は、この発明の第5の実施例を示す回
路図である。図5に示す回路と図2に示す回路とが異な
るところは、プルアップ回路41に代えて、図4に示し
たPチャネルトランジスタ13が設けられていることで
ある。図5においては、差動増幅回路、レベルシフタ回
路などについては図2と同様であり表示の簡単化のため
にその記載は省略する。
路図である。図5に示す回路と図2に示す回路とが異な
るところは、プルアップ回路41に代えて、図4に示し
たPチャネルトランジスタ13が設けられていることで
ある。図5においては、差動増幅回路、レベルシフタ回
路などについては図2と同様であり表示の簡単化のため
にその記載は省略する。
【0060】次に、動作について説明する。まず、ノー
マルモード時には、ストレスモード信号/SMは高レベ
ルであり、Pチャネルトランジスタ13はオフし、CM
OSトランスファゲート11がオンしているため、基準
電圧発生回路4の出力Vrefは差動増幅回路5に供給
される。ノーマルモード時における以後の動作は第1な
いし第4の実施例に示した場合と同様であり、その説明
は省略する。
マルモード時には、ストレスモード信号/SMは高レベ
ルであり、Pチャネルトランジスタ13はオフし、CM
OSトランスファゲート11がオンしているため、基準
電圧発生回路4の出力Vrefは差動増幅回路5に供給
される。ノーマルモード時における以後の動作は第1な
いし第4の実施例に示した場合と同様であり、その説明
は省略する。
【0061】次にストレスモード時には、活性状態にさ
れている基準電圧発生回路4により基準電圧Vrefが
発生するが、ストレスモード信号/SMが低レベルであ
るためCMOSトランスファゲート11はオフしてお
り、基準電圧Vrefは差動増幅回路5には伝わらな
い。一方、ストレスモード信号/SM(低レベル)に応
答してPチャネルトランジスタ13がオンするため、基
準電圧ライン7の電位は高レベル(外部電源電圧レベ
ル)になる。ストレスモード時における以後の動作は第
1ないし第4の実施例と同様であり、その説明は省略す
る。
れている基準電圧発生回路4により基準電圧Vrefが
発生するが、ストレスモード信号/SMが低レベルであ
るためCMOSトランスファゲート11はオフしてお
り、基準電圧Vrefは差動増幅回路5には伝わらな
い。一方、ストレスモード信号/SM(低レベル)に応
答してPチャネルトランジスタ13がオンするため、基
準電圧ライン7の電位は高レベル(外部電源電圧レベ
ル)になる。ストレスモード時における以後の動作は第
1ないし第4の実施例と同様であり、その説明は省略す
る。
【0062】図6はこの発明の第6の実施例を示す回路
図である。図6に示す回路が図7に示す回路と異なると
ころは、CMOSトランスファゲート11およびインバ
ータ92に代えて、図3に示したNチャネルトランジス
タ12が設けられていることである。
図である。図6に示す回路が図7に示す回路と異なると
ころは、CMOSトランスファゲート11およびインバ
ータ92に代えて、図3に示したNチャネルトランジス
タ12が設けられていることである。
【0063】次に動作について説明する。まず、ノーマ
ルモード時には、ストレスモード信号/SMが高レベル
であるためPチャネルトランジスタ13はオフし、Nチ
ャネルトランスファゲート12がオンしているため、基
準電圧発生回路4により発生される基準電圧Vrefは
差動増幅回路5に供給される。ノーマルモード時におけ
る以後の動作は第1ないし第5の実施例に示した場合と
同様であり、その説明は省略する。
ルモード時には、ストレスモード信号/SMが高レベル
であるためPチャネルトランジスタ13はオフし、Nチ
ャネルトランスファゲート12がオンしているため、基
準電圧発生回路4により発生される基準電圧Vrefは
差動増幅回路5に供給される。ノーマルモード時におけ
る以後の動作は第1ないし第5の実施例に示した場合と
同様であり、その説明は省略する。
【0064】次にストレスモード時には、活性状態にさ
れている基準電圧発生回路4により基準電圧Vrefが
発生されるが、ストレスモード信号/SMが低レベルで
あるため、Nチャネルトランスファゲート12はオフし
ており、基準電圧Vrefは差動増幅回路5には伝わら
ない。一方、Pチャネルトランジスタ13がストレスモ
ード信号/SM(低レベル)に応答してオンするため、
基準電圧ライン7の電位は高レベル(外部電源電圧レベ
ル)になる。ストレスモード時における以後の動作は第
1ないし第5の実施例の場合と同様であるのでその説明
は省略する。
れている基準電圧発生回路4により基準電圧Vrefが
発生されるが、ストレスモード信号/SMが低レベルで
あるため、Nチャネルトランスファゲート12はオフし
ており、基準電圧Vrefは差動増幅回路5には伝わら
ない。一方、Pチャネルトランジスタ13がストレスモ
ード信号/SM(低レベル)に応答してオンするため、
基準電圧ライン7の電位は高レベル(外部電源電圧レベ
ル)になる。ストレスモード時における以後の動作は第
1ないし第5の実施例の場合と同様であるのでその説明
は省略する。
【0065】図7は、この発明の第7の実施例を示す回
路図である。なお、図7においても、外部電源電圧線
1、内部電源電圧線2、レベルシフタ回路3、差動増幅
回路5の記載は省略する。図7に示す回路と図1に示す
回路とが異なるところは、基準電圧発生回路4がストレ
スモード信号/SMにより非活性状態にされることであ
る。
路図である。なお、図7においても、外部電源電圧線
1、内部電源電圧線2、レベルシフタ回路3、差動増幅
回路5の記載は省略する。図7に示す回路と図1に示す
回路とが異なるところは、基準電圧発生回路4がストレ
スモード信号/SMにより非活性状態にされることであ
る。
【0066】次に動作について説明する。まず、ノーマ
ルモード時には、ストレスモード信号/SMは高レベル
であり、クロックドCMOS10はオフしている。また
基準電圧発生回路4は、ストレスモード信号/SMが低
レベルのとき非活性化され、高レベルのときに活性化さ
れる。したがって、ノーマルモード時においてのみ、基
準電圧発生回路4は基準電圧Vrefを発生する。した
がってノーマルモード時における動作は、第1ないし第
6の実施例と同様であり、その説明は省略する。
ルモード時には、ストレスモード信号/SMは高レベル
であり、クロックドCMOS10はオフしている。また
基準電圧発生回路4は、ストレスモード信号/SMが低
レベルのとき非活性化され、高レベルのときに活性化さ
れる。したがって、ノーマルモード時においてのみ、基
準電圧発生回路4は基準電圧Vrefを発生する。した
がってノーマルモード時における動作は、第1ないし第
6の実施例と同様であり、その説明は省略する。
【0067】次にストレスモード時には、ストレスモー
ド信号/SMが低レベルであるため基準電圧発生回路4
は非活性状態にされる。また、クロックドCMOS10
がオンするための、基準電圧Vrefは高レベル(外部
電源電圧レベル)になる。したがって、レベルシフタ回
路3によりレベルダウンされた電圧Vsのレベルは、常
に基準電圧Vrefより低くなり、差動増幅回路5の出
力は低レベルとなる。この低レベルの出力に応答してP
チャネルトランジスタ6は常にオンし、外部電源電圧線
1と内部電源電圧線2とが接続される。
ド信号/SMが低レベルであるため基準電圧発生回路4
は非活性状態にされる。また、クロックドCMOS10
がオンするための、基準電圧Vrefは高レベル(外部
電源電圧レベル)になる。したがって、レベルシフタ回
路3によりレベルダウンされた電圧Vsのレベルは、常
に基準電圧Vrefより低くなり、差動増幅回路5の出
力は低レベルとなる。この低レベルの出力に応答してP
チャネルトランジスタ6は常にオンし、外部電源電圧線
1と内部電源電圧線2とが接続される。
【0068】図8は、この発明の第8の実施例を示す回
路図である。
路図である。
【0069】なお、図8においても外部電源電圧線1、
内部電源電圧線2、レベルシフタ回路3、差動増幅回路
5の記載は省略する。図8に示す回路と図4に示す回路
とが異なるところはストレスモード信号/SMにより基
準電圧発生回路4が非活性状態にされることである。
内部電源電圧線2、レベルシフタ回路3、差動増幅回路
5の記載は省略する。図8に示す回路と図4に示す回路
とが異なるところはストレスモード信号/SMにより基
準電圧発生回路4が非活性状態にされることである。
【0070】次に、動作について説明する。まずノーマ
ルモード時には、ストレスモード信号/SMは高レベル
であり、Pチャネルトランジスタ13はオフしている。
また、ノーマルモード時の基準電圧発生回路4は、スト
レスモード信号/SMが低レベルのときに非活性化さ
れ、高レベルのときに活性化される。したがって、ノー
マルモード時には、基準電圧Vrefが発生される。こ
の発生された基準電圧Vrefは差動増幅回路5に供給
される。以後のノーマルモード時における動作は第1な
いし第7の実施例と同様であり、その説明は省略する。
ルモード時には、ストレスモード信号/SMは高レベル
であり、Pチャネルトランジスタ13はオフしている。
また、ノーマルモード時の基準電圧発生回路4は、スト
レスモード信号/SMが低レベルのときに非活性化さ
れ、高レベルのときに活性化される。したがって、ノー
マルモード時には、基準電圧Vrefが発生される。こ
の発生された基準電圧Vrefは差動増幅回路5に供給
される。以後のノーマルモード時における動作は第1な
いし第7の実施例と同様であり、その説明は省略する。
【0071】次にストレスモード時には、ストレスモー
ド信号/SMが低レベルであるため、基準電圧発生回路
4は非活性化状態にされる。一方、Pチャネルトランジ
スタ13はストレスモード信号/SMに応答してオンす
るため基準電圧ライン7の電位は高レベル(外部電源電
圧レベル)になる。ストレスモード時における以後の動
作は、第1ないし第7の実施例と同様であり、その説明
は省略する。
ド信号/SMが低レベルであるため、基準電圧発生回路
4は非活性化状態にされる。一方、Pチャネルトランジ
スタ13はストレスモード信号/SMに応答してオンす
るため基準電圧ライン7の電位は高レベル(外部電源電
圧レベル)になる。ストレスモード時における以後の動
作は、第1ないし第7の実施例と同様であり、その説明
は省略する。
【0072】図9は、この発明の第9の実施例を示す回
路図である。図9に示す内部降圧回路と図1に示す内部
降圧回路とが異なるところは、プルアップ回路が省略さ
れ、電圧Vsを発生するレベルシフタ回路3に代えて、
電圧VsとPMOSトランジスタのしきい値電圧を出力
することのできるレベルシフタ回路31が設けられてい
ることである。
路図である。図9に示す内部降圧回路と図1に示す内部
降圧回路とが異なるところは、プルアップ回路が省略さ
れ、電圧Vsを発生するレベルシフタ回路3に代えて、
電圧VsとPMOSトランジスタのしきい値電圧を出力
することのできるレベルシフタ回路31が設けられてい
ることである。
【0073】レベルシフタ回路31は、2つの電極と1
つの制御電極を有するPチャネルトランジスタ14およ
び15と、インバータ93とを含む。Pチャネルトラン
ジスタ14は、その一方電極が内部電源電圧線2に接続
され、この他方電極がPチャネルトランジスタ15の一
方電極に接続され、そのゲート電極がインバータ93の
出力に接続される。Pチャネルトランジスタ15は、そ
の他方電極が接地電位に接続され、そのゲート電極が接
地電位に接続される。インバータ93は、その入力端子
がストレスモード信号/SMを受けるように接続され、
その出力端子がPチャネルトランジスタ14のゲート電
極に接続される。Pチャネルトランジスタ14と15と
の接続点は差動増幅回路5に接続される。
つの制御電極を有するPチャネルトランジスタ14およ
び15と、インバータ93とを含む。Pチャネルトラン
ジスタ14は、その一方電極が内部電源電圧線2に接続
され、この他方電極がPチャネルトランジスタ15の一
方電極に接続され、そのゲート電極がインバータ93の
出力に接続される。Pチャネルトランジスタ15は、そ
の他方電極が接地電位に接続され、そのゲート電極が接
地電位に接続される。インバータ93は、その入力端子
がストレスモード信号/SMを受けるように接続され、
その出力端子がPチャネルトランジスタ14のゲート電
極に接続される。Pチャネルトランジスタ14と15と
の接続点は差動増幅回路5に接続される。
【0074】次に動作について説明する。まず、ノーマ
ルモード時にはストレスモード信号/SMは高レベルで
あり、Pチャネルトランジスタ14および15はともに
オンしているため、その抵抗分割により、内部電源電圧
のレベルは降下される。それにより、電圧Vsの値が決
定される。また、基準電圧発生回路4はある一定の値で
ある基準電圧Vrefを発生している。したがって、レ
ベルシフタ回路3によりレベルダウンされた電圧Vsの
レベルが、基準電圧Vrefより低いときには、差動増
幅回路5の出力は低レベルとなる。この低レベルの出力
に応答してPチャネルトランジスタ6がオンし、外部電
源電圧線1と内部電源電圧線2とが接続される。また、
内部電源電圧が高くなると、レベルシフタ回路3によっ
てレベルダウンされた電圧Vsのレベルが基準電圧Vr
efよりも高くなる。この場合には、差動増幅回路5の
出力は高レベルとなり、Pチャネルトランジスタ6がオ
フし、外部電源電圧線1と内部電源電圧線2とが切り離
される。
ルモード時にはストレスモード信号/SMは高レベルで
あり、Pチャネルトランジスタ14および15はともに
オンしているため、その抵抗分割により、内部電源電圧
のレベルは降下される。それにより、電圧Vsの値が決
定される。また、基準電圧発生回路4はある一定の値で
ある基準電圧Vrefを発生している。したがって、レ
ベルシフタ回路3によりレベルダウンされた電圧Vsの
レベルが、基準電圧Vrefより低いときには、差動増
幅回路5の出力は低レベルとなる。この低レベルの出力
に応答してPチャネルトランジスタ6がオンし、外部電
源電圧線1と内部電源電圧線2とが接続される。また、
内部電源電圧が高くなると、レベルシフタ回路3によっ
てレベルダウンされた電圧Vsのレベルが基準電圧Vr
efよりも高くなる。この場合には、差動増幅回路5の
出力は高レベルとなり、Pチャネルトランジスタ6がオ
フし、外部電源電圧線1と内部電源電圧線2とが切り離
される。
【0075】次に、ストレスモード時には、ストレスモ
ード信号/SMが低レベルであるため、Pチャネルトラ
ンジスタ14はオフし、Pチャネルトランジスタ15は
オンしているため、レベルシフタ回路3の出力Vsは、
Pチャネルトランジスタ15のしきい値電圧のレベルと
なる。また、基準電圧発生回路4により一定の値である
基準電圧Vrefが発生されているが、この基準電圧V
refの値が電圧Vs(しきい値電圧Vtp)の値より
も大きい値に設定されていると、差動増幅回路5の出力
は低レベルとなりPチャネルトランジスタ6は常にオン
する。それによって外部電源電圧線1と内部電源電圧線
2とが接続される。
ード信号/SMが低レベルであるため、Pチャネルトラ
ンジスタ14はオフし、Pチャネルトランジスタ15は
オンしているため、レベルシフタ回路3の出力Vsは、
Pチャネルトランジスタ15のしきい値電圧のレベルと
なる。また、基準電圧発生回路4により一定の値である
基準電圧Vrefが発生されているが、この基準電圧V
refの値が電圧Vs(しきい値電圧Vtp)の値より
も大きい値に設定されていると、差動増幅回路5の出力
は低レベルとなりPチャネルトランジスタ6は常にオン
する。それによって外部電源電圧線1と内部電源電圧線
2とが接続される。
【0076】図10はこの発明の第10実施例を示す回
路図である。図10に示す内部降圧回路と図9に示す内
部降圧回路とが異なるところは、電圧VsまたはVtp
(pチャネルトランジスタのしきい値電圧)を発生する
レベルシフタ回路に代えて電圧Vsまたは接地電位GN
Dを出力するレベルシフタ回路32が設けられているこ
とである。レベルシフタ回路32は、図9に示したレベ
ルシフタ回路にさらにNチャネルトランジスタ17およ
びインバータ94が追加されている。Nチャネルトラン
ジスタ17は、その一方電極が差動増幅回路5に接続さ
れ、その他方電極は接地電位に接続され、そのゲート電
極がインバータ94に接続されている。インバータ94
はストレスモード信号/SMを受けるように接続されい
る。
路図である。図10に示す内部降圧回路と図9に示す内
部降圧回路とが異なるところは、電圧VsまたはVtp
(pチャネルトランジスタのしきい値電圧)を発生する
レベルシフタ回路に代えて電圧Vsまたは接地電位GN
Dを出力するレベルシフタ回路32が設けられているこ
とである。レベルシフタ回路32は、図9に示したレベ
ルシフタ回路にさらにNチャネルトランジスタ17およ
びインバータ94が追加されている。Nチャネルトラン
ジスタ17は、その一方電極が差動増幅回路5に接続さ
れ、その他方電極は接地電位に接続され、そのゲート電
極がインバータ94に接続されている。インバータ94
はストレスモード信号/SMを受けるように接続されい
る。
【0077】次に、動作について説明する。まず、ノー
マルモード時には、ストレスモード信号/SMは高レベ
ルであり、Pチャネルトランジスタ14および15は、
ともにオンし、Nチャネルトランジスタ17はオフして
いる。したがって、レベルシフタ回路32の出力電圧V
sは、Pチャネルトランジスタ14および15の抵抗分
割により、内部電源電圧のレベルはレベルダウンされ、
Vsの値が決定される。ノーマルモード時における以後
の動作は第9実施例と同様でありその説明は省略する。
マルモード時には、ストレスモード信号/SMは高レベ
ルであり、Pチャネルトランジスタ14および15は、
ともにオンし、Nチャネルトランジスタ17はオフして
いる。したがって、レベルシフタ回路32の出力電圧V
sは、Pチャネルトランジスタ14および15の抵抗分
割により、内部電源電圧のレベルはレベルダウンされ、
Vsの値が決定される。ノーマルモード時における以後
の動作は第9実施例と同様でありその説明は省略する。
【0078】次に、ストレスモード時には、ストレスモ
ード信号/SMが低レベルであるため、Pチャネルトラ
ンジスタ14および15はオフし、Nチャネルトランジ
スタ17がオンしている。このため、レベルシフタ回路
32の出力電圧Vsは低レベル(グランドレベル)にな
り、基準電圧Vrefの値よりも小さくなるため、差動
増幅回路5の出力は低レベルとなる。この低レベルの出
力に応答してPチャネルトランジスタ6は常にオンし、
外部電源電圧線1と内部電源電圧線2とが接続される。
ード信号/SMが低レベルであるため、Pチャネルトラ
ンジスタ14および15はオフし、Nチャネルトランジ
スタ17がオンしている。このため、レベルシフタ回路
32の出力電圧Vsは低レベル(グランドレベル)にな
り、基準電圧Vrefの値よりも小さくなるため、差動
増幅回路5の出力は低レベルとなる。この低レベルの出
力に応答してPチャネルトランジスタ6は常にオンし、
外部電源電圧線1と内部電源電圧線2とが接続される。
【0079】図11は、この発明の第11実施例を示す
回路図である。図11に示す内部降圧回路と図1に示す
内部降圧回路とが異なるところは、常時活性化される差
動増幅回路に代えて、ストレスモード信号/SMにより
非活性状態にされる差動増幅回路5が設けられ、かつス
トレスモード信号/SMに応答してPチャネルトランジ
スタ6を常にオン状態にするための回路51が設けられ
ていることである。回路51は、Nチャネルトランジス
タ18およびインバータ95を含む。Nチャネルトラン
ジスタ18はその一方電極がPチャネルトランジスタ6
のゲート電極に接続され、その他方電極は接地端子に接
続され、そのゲート電極がインバータ95の出力に接続
される。インバータ95は、ストレスモード信号/SM
を受けるように接続される。
回路図である。図11に示す内部降圧回路と図1に示す
内部降圧回路とが異なるところは、常時活性化される差
動増幅回路に代えて、ストレスモード信号/SMにより
非活性状態にされる差動増幅回路5が設けられ、かつス
トレスモード信号/SMに応答してPチャネルトランジ
スタ6を常にオン状態にするための回路51が設けられ
ていることである。回路51は、Nチャネルトランジス
タ18およびインバータ95を含む。Nチャネルトラン
ジスタ18はその一方電極がPチャネルトランジスタ6
のゲート電極に接続され、その他方電極は接地端子に接
続され、そのゲート電極がインバータ95の出力に接続
される。インバータ95は、ストレスモード信号/SM
を受けるように接続される。
【0080】動作においてノーマルモード時には、スト
レスモード信号/SMは高レベルであり、Nチャネルト
ランジスタ18は、オフしている。差動増幅回路5は、
ストレスモード信号/SMが高レベルのときに活性化さ
れ、低レベルのときに非活性化される。ノーマルモード
時においては、ストレスモード信号/SMは高レベルで
あり、差動増幅回路5は活性状態である。よって、ノー
マルモード時におけるその他の動作については実施例1
ないし10で述べたのと同様であるためその説明は省略
する。
レスモード信号/SMは高レベルであり、Nチャネルト
ランジスタ18は、オフしている。差動増幅回路5は、
ストレスモード信号/SMが高レベルのときに活性化さ
れ、低レベルのときに非活性化される。ノーマルモード
時においては、ストレスモード信号/SMは高レベルで
あり、差動増幅回路5は活性状態である。よって、ノー
マルモード時におけるその他の動作については実施例1
ないし10で述べたのと同様であるためその説明は省略
する。
【0081】次にストレスモード時には、ストレスモー
ド信号/SMは低レベルであり、基準電圧発生回路4に
より発生される基準電圧Vrefおよびレベルシフタ回
路3により出力される電圧Vsの値に関係なく差動増幅
回路て5は非活性状態となる。Nチャネルトランジスタ
18は、ストレスモード信号/SMに応答してオンし、
低レベルの信号を出力する。この低レベルの信号に応答
してPチャネルトランジスタ6は常にオンし、外部電源
電圧線1と内部電源電圧線2とが接続される。
ド信号/SMは低レベルであり、基準電圧発生回路4に
より発生される基準電圧Vrefおよびレベルシフタ回
路3により出力される電圧Vsの値に関係なく差動増幅
回路て5は非活性状態となる。Nチャネルトランジスタ
18は、ストレスモード信号/SMに応答してオンし、
低レベルの信号を出力する。この低レベルの信号に応答
してPチャネルトランジスタ6は常にオンし、外部電源
電圧線1と内部電源電圧線2とが接続される。
【0082】図12はこの発明の第12実施例を示す回
路図である。図12に示す内部降圧回路と図11に示す
内部降圧回路とが異なるところは、差動増幅回路5とP
チャネルトランジスタ6との間をオン/オフするための
CMOSトランスファゲート16およびインバータ96
が設けられ、かつ差動増幅回路5が常時活性状態にされ
ていることである。
路図である。図12に示す内部降圧回路と図11に示す
内部降圧回路とが異なるところは、差動増幅回路5とP
チャネルトランジスタ6との間をオン/オフするための
CMOSトランスファゲート16およびインバータ96
が設けられ、かつ差動増幅回路5が常時活性状態にされ
ていることである。
【0083】次に動作について説明する。まずノーマル
モード時においてストレスモード信号/SMは高レベル
であり、Nチャネルトランジスタ18はオフしており、
CMOSトランスファゲート16はオンしている。よっ
て、ノーマルモード時における以後の動作は第1実施例
ないし第11実施例で述べたのと同様である。
モード時においてストレスモード信号/SMは高レベル
であり、Nチャネルトランジスタ18はオフしており、
CMOSトランスファゲート16はオンしている。よっ
て、ノーマルモード時における以後の動作は第1実施例
ないし第11実施例で述べたのと同様である。
【0084】次に、ストレスモード時には、ストレスモ
ード信号/SMが低レベルであり、Nチャネルトランジ
スタ18はオンしCMOSトランスファゲート16はオ
フしている。このため、基準電圧発生回路4により発生
される基準電圧Vrefやレベルシフタ回路3の出力電
圧Vsの値に関係なく、Pチャネルトランジスタ6は常
にオンする。それにより、外部電源電圧線1と内部電源
電圧線とを接続することができる。
ード信号/SMが低レベルであり、Nチャネルトランジ
スタ18はオンしCMOSトランスファゲート16はオ
フしている。このため、基準電圧発生回路4により発生
される基準電圧Vrefやレベルシフタ回路3の出力電
圧Vsの値に関係なく、Pチャネルトランジスタ6は常
にオンする。それにより、外部電源電圧線1と内部電源
電圧線とを接続することができる。
【0085】
【発明の効果】以上説明したように、この発明によれ
ば、1つのスイッチング手段によりノーマルモード時に
外部電源電圧線と内部電源電圧線との間をオン/オフす
ることができ、かつストレスモード時に外部電源電圧線
と内部電源電圧線とを常に接続することができる。した
がって、従来よりも内部降圧回路の面積を小さくするこ
とができ、ひいては半導体記憶装置の面積を小さくする
ことができる。
ば、1つのスイッチング手段によりノーマルモード時に
外部電源電圧線と内部電源電圧線との間をオン/オフす
ることができ、かつストレスモード時に外部電源電圧線
と内部電源電圧線とを常に接続することができる。した
がって、従来よりも内部降圧回路の面積を小さくするこ
とができ、ひいては半導体記憶装置の面積を小さくする
ことができる。
【0086】また、ストレスモード時であっても、スイ
ッチング手段、レベル降下手段、基準電圧発生手段およ
び制御手段のすべてを活性化することができ、これらの
すべての手段に対しストレスをかけることができる。
ッチング手段、レベル降下手段、基準電圧発生手段およ
び制御手段のすべてを活性化することができ、これらの
すべての手段に対しストレスをかけることができる。
【図1】半導体記憶装置の内部降圧回路の一実施例を示
す回路図である。
す回路図である。
【図2】この発明の第2の実施例を示す回路図である。
【図3】この発明の第3の実施例を示す回路図である。
【図4】この発明の第4の実施例を示す回路図である。
【図5】この発明の第5の実施例を示す回路図である。
【図6】この発明の第6の実施例を示す回路図である。
【図7】この発明の第7の実施例を示す回路図である。
【図8】この発明の第8の実施例を示す回路図である。
【図9】この発明の第9の実施例を示す回路図である。
【図10】この発明の第10の実施例を示す回路図であ
る。
る。
【図11】この発明の第11の実施例を示す回路図であ
る。
る。
【図12】この発明の第12の実施例を示す回路図であ
る。
る。
【図13】内部降圧回路の特性を示すグラフである。
【図14】バーンインテスト時における外部電源電圧と
内部電源電圧との関係を示すグラフである。
内部電源電圧との関係を示すグラフである。
【図15】ストレスモード機能を有する半導体記憶装置
の一例を示す概略ブロック図である。
の一例を示す概略ブロック図である。
【図16】内部電源電圧と外部電源電圧とを等しくする
機能を有する従来の内部降圧回路を示す回路図である。
機能を有する従来の内部降圧回路を示す回路図である。
1 外部電源電圧線 2 内部電源電圧線 3 レベルシフタ回路 4 基準電圧発生回路 5 差動増幅回路 6 Pチャネルトランジスタ 7 基準電圧ライン 41 プルアップ回路
フロントページの続き (58)調査した分野(Int.Cl.6,DB名) H01L 27/10 481 G01R 31/28 H01L 21/66
Claims (5)
- 【請求項1】 内部記憶回路と、外部電源電圧を降下さ
せて内部電源電圧を発生し前記内部記憶回路に供給する
内部降圧回路とを備えた半導体記憶装置であって、 前記内部降圧回路は、外部電源電圧を前記内部記憶回路
に与えるストレスモードテスト機能を有し、 前記外部電源電圧を供給する外部電源電圧線と前記内部
電源電圧を供給する内部電源電圧線との間をオン/オフ
する1つのスイッチング手段、 前記内部電源電圧のレベルを降下させるレベル降下手
段、 前記内部電源電圧のレベルを一定にするための基準電圧
を発生する基準電圧発生手段、および前記基準電圧発生
手段により発生された基準電圧と前記レベル降下手段に
より降下された内部電源電圧とを比較し、比較結果に基
づいて前記スイッチング手段をオン/オフ制御する制御
手段を含み、 前記スイッチング手段は、ストレスモード時には、常時
オン状態にされることを特徴とする半導体記憶装置。 - 【請求項2】 内部記憶回路と、外部電源電圧を降下
させて内部電源電圧を発生し前記内部記憶回路に供給す
る内部降圧回路とを備えた半導体記憶装置であって、 前記内部降圧回路は、外部電源電圧を前記内部記憶回路
に与えるストレスモードテスト機能を有し、 前記外部電源電圧を供給する外部電源電圧線と前記内部
電源電圧を供給する内部電源電圧線との間をオン/オフ
する1つのスイッチング手段、 前記内部電源電圧のレベルを降下させるレベル降下手
段、 前記内部電源電圧を一定にするための第1の基準電圧を
発生する基準電圧発生手段、 ストレスモード時に前記第1の基準電圧をプルアップし
て前記レベル降下手段により降下された内部電源電圧よ
りも高い電位の第2の基準電圧を発生するプルアップ手
段、および前記発生された第1または第2の基準電圧と
前記降下された内部電源電圧とを比較し、前記第1また
は第2の基準電圧が前記降下された内部電源電圧よりも
高い場合には、前記スイッチング手段をオン状態にし、
前記第1または第2の基準電圧が前記降下された内部電
源電圧よりも低い場合には、前記スイッチング手段をオ
フ状態にする制御手段を含むことを特徴とする半導体記
憶装置。 - 【請求項3】 内部記憶回路と、外部電源電圧を降下
させて内部電源電圧を発生し前記内部記憶回路に供給す
る内部降圧回路とを備えた半導体記憶装置であって、 前記内部降圧回路は、外部電源電圧を前記内部記憶回路
に与えるストレスモードテスト機能を有し、 前記外部電源電圧を供給する外部電源電圧線と前記内部
電源電圧を供給する内部電源電圧線との間をオン/オフ
する1つのスイッチング手段、 前記内部電源電圧を一定にするための基準電圧を発生す
る基準電圧発生手段、通常動作時には、前記内部電源電
圧のレベルを降下させた第1の電圧に変換し、ストレス
モード時には、前記第1の電圧をさらに降下させて、前
記基準電圧よりも低い電位の第2の電圧に変換するレベ
ル降下手段、および前記発生された基準電圧と前記レベ
ル降下手段により変換された第1または第2の電圧とを
比較し、前記基準電圧が前記第1または第2の電圧より
も高い場合には、前記スイッチング手段をオン状態に
し、前記基準電圧が前記第1または第2の電圧よりも低
い場合には、前記スイッチング手段をオフ状態にする制
御手段を含むことを特徴とする半導体記憶装置。 - 【請求項4】 内部記憶回路と、外部電源電圧を降下さ
せて内部電源電圧を発生し前記内部記憶回路に供給する
内部降圧回路とを備えた半導体記憶装置であって、 前記内部降圧回路は、外部電源電圧を前記内部記憶回路
に与えるストレスモードテスト機能を有し、 前記外部電源電圧を供給する外部電源電圧線と前記内部
電源電圧を供給する内部電源電圧線との間をオン/オフ
する1つのスイッチング手段、 前記内部電源電圧のレベルを降下させるレベル降下手
段、 前記内部電源電圧のレベルを一定にするための基準電圧
を発生する基準電圧発生手段、 前記基準電圧発生手段により発生された基準電圧と前記
レベル降下手段により降下された内部電源電圧とを比較
し、比較結果に基づいて前記スイッチング手段をオン/
オフ制御する第1の制御手段、および外部的に発生され
るストレスモード信号に応答して、前記スイッチング手
段を常時オン状態にする第2の制御手段を含み、 ストレスモード時には前記レベル降下手段、基準電圧発
生手段および第1の制御手段のいずれか一つが非活性状
態にされることを特徴とする半導体記憶装置。 - 【請求項5】 内部記憶回路と、外部電源電圧を降下さ
せて内部電源電圧を発生し前記内部記憶回路に供給する
内部降圧回路とを備えた半導体記憶装置であって、 前記内部降圧回路は、外部電源電圧を前記内部記憶回路
に与えるストレスモードテスト機能を有し、 前記外部電源電圧を供給する外部電源電圧線と前記内部
電源電圧を供給する内部電源電圧線との間をオン/オフ
する1つのスイッチング手段、 前記内部電源電圧のレベルを降下させるレベル降下手
段、 前記内部電源電圧のレベルを一定にするための基準電圧
を発生する基準電圧発生手段、 前記基準電圧発生手段により発生された基準電圧と前記
レベル降下手段により降下された内部電源電圧とを比較
し、比較結果に基づいて前記スイッチング手段をオン/
オフ制御する第1の制御手段、および外部的に発生され
るストレスモード信号に応答して、前記スイッチング手
段を常時オン状態にする第2の制御手段、 前記第1の制御手段と前記第2の制御手段との間に接続
され、前記ストレスモード信号に応答してスイッチオフ
する手段を含むことを特徴とする半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4175244A JP2865486B2 (ja) | 1992-07-02 | 1992-07-02 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4175244A JP2865486B2 (ja) | 1992-07-02 | 1992-07-02 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0621376A JPH0621376A (ja) | 1994-01-28 |
JP2865486B2 true JP2865486B2 (ja) | 1999-03-08 |
Family
ID=15992784
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4175244A Expired - Lifetime JP2865486B2 (ja) | 1992-07-02 | 1992-07-02 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2865486B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5679067A (en) * | 1995-04-28 | 1997-10-21 | Minnesota Mining And Manufacturing Company | Molded abrasive brush |
JP4046382B2 (ja) * | 1997-03-27 | 2008-02-13 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
JP3660783B2 (ja) * | 1997-06-30 | 2005-06-15 | 松下電器産業株式会社 | 半導体集積回路 |
-
1992
- 1992-07-02 JP JP4175244A patent/JP2865486B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0621376A (ja) | 1994-01-28 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981201 |