JP2865486B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2865486B2 JP2865486B2 JP4175244A JP17524492A JP2865486B2 JP 2865486 B2 JP2865486 B2 JP 2865486B2 JP 4175244 A JP4175244 A JP 4175244A JP 17524492 A JP17524492 A JP 17524492A JP 2865486 B2 JP2865486 B2 JP 2865486B2
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Description
【０００１】
【産業上の利用分野】この発明は、外部電源電圧を降下
させて内部電源電圧を発生し、内部記憶回路に供給する
内部降圧回路を備えた半導体記憶装置に関し、半導体記
憶装置の特殊モードであるストレスモード機能を実現す
ることのできる半導体記憶装置に関するものである。
させて内部電源電圧を発生し、内部記憶回路に供給する
内部降圧回路を備えた半導体記憶装置に関し、半導体記
憶装置の特殊モードであるストレスモード機能を実現す
ることのできる半導体記憶装置に関するものである。
【０００２】
【従来の技術】従来の半導体記憶装置では、外部から入
力された電源電圧がそのまま内部記憶回路を駆動するた
めの電源電圧として使用されていた。しかし、最近の半
導体記憶装置の大容量化に伴って、トランジスタが微細
化され、その信頼性を向上させかつ消費電流を低減させ
るために、外部電源電圧を降圧する方式が広く提案され
るようになった。
力された電源電圧がそのまま内部記憶回路を駆動するた
めの電源電圧として使用されていた。しかし、最近の半
導体記憶装置の大容量化に伴って、トランジスタが微細
化され、その信頼性を向上させかつ消費電流を低減させ
るために、外部電源電圧を降圧する方式が広く提案され
るようになった。
【０００３】ところで、一般に半導体記憶装置において
は、微細化に伴う僅かな欠陥を含み、製造時において
は、良品であっても短期間の使用により不良となるチッ
プがある比率で含まれている。そこで、メーカー側で
は、高温／高電圧で数１０時間から数日の間、連続動作
を行ない、上記のような欠陥を含むチップを予め選別す
ることによりスクリーニングしているのが普通である。
この高温／高電圧の連続動作試験をバーンインテストと
呼んでいる。
は、微細化に伴う僅かな欠陥を含み、製造時において
は、良品であっても短期間の使用により不良となるチッ
プがある比率で含まれている。そこで、メーカー側で
は、高温／高電圧で数１０時間から数日の間、連続動作
を行ない、上記のような欠陥を含むチップを予め選別す
ることによりスクリーニングしているのが普通である。
この高温／高電圧の連続動作試験をバーンインテストと
呼んでいる。
【０００４】しかしながら、内部降圧回路は、図１３に
示すように一定電圧を発生する。このため、内部降圧回
路を内蔵した半導体記憶装置では、外部電源電圧を高く
しても内部電源電圧は一定となり、バーンインテストが
できない。そこで、バーンインテスト時には、内部電源
電圧線と外部電源電圧線とを接続し、図１４に示すよう
に内部電源電圧と外部電源電圧とを等しくする方法があ
る。この方法によるテスト機能をストレスモード機能と
呼んでいる。
示すように一定電圧を発生する。このため、内部降圧回
路を内蔵した半導体記憶装置では、外部電源電圧を高く
しても内部電源電圧は一定となり、バーンインテストが
できない。そこで、バーンインテスト時には、内部電源
電圧線と外部電源電圧線とを接続し、図１４に示すよう
に内部電源電圧と外部電源電圧とを等しくする方法があ
る。この方法によるテスト機能をストレスモード機能と
呼んでいる。
【０００５】図１５は、このようなストレスモード機能
を有する半導体記憶装置の一例を示す概略ブロック図で
ある。図１５を参照して、この半導体記憶装置１００
は、外部電源電圧を入力する外部電源電圧端子１０１、
外部電源電圧を降圧するための内部降圧回路１０２、内
部降圧回路１０２により降圧された内部電源電圧により
駆動されるメモリ回路１０３、およびストレスモード信
号／ＳＭを入力する／ＳＭ端子を含む。
を有する半導体記憶装置の一例を示す概略ブロック図で
ある。図１５を参照して、この半導体記憶装置１００
は、外部電源電圧を入力する外部電源電圧端子１０１、
外部電源電圧を降圧するための内部降圧回路１０２、内
部降圧回路１０２により降圧された内部電源電圧により
駆動されるメモリ回路１０３、およびストレスモード信
号／ＳＭを入力する／ＳＭ端子を含む。
【０００６】動作において、ストレスモード信号／ＳＭ
に応答して、内部降圧回路１０２は、外部電源電圧線１
と内部電源電圧線２とを接続する。その結果、メモリ回
路１０３には、外部電源電圧が供給され、バーンインテ
ストを行なうことができる。
に応答して、内部降圧回路１０２は、外部電源電圧線１
と内部電源電圧線２とを接続する。その結果、メモリ回
路１０３には、外部電源電圧が供給され、バーンインテ
ストを行なうことができる。
【０００７】図１６は、内部電源電圧と外部電源電圧と
を等しくする機能を有する従来の内部降圧回路を示す回
路図である。
を等しくする機能を有する従来の内部降圧回路を示す回
路図である。
【０００８】図１６において、内部降圧回路は、外部電
源電圧線１と、内部電源電圧線２と、内部電源電圧のレ
ベルをシフトダウンした電圧Ｖｓを発生するレベルシフ
タ回路３と、内部電源電圧を一定にするための基準電圧
Ｖｒｅｆを発生する基準電圧発生回路４と、電圧Ｖｓと
基準電圧Ｖｒｅｆとの差を増幅する差動増幅回路５と、
外部電源電圧線１と内部電源電圧線２との間に接続さ
れ、差動増幅回路５の出力に応答してオン／オフするＰ
チャネルトランジスタ６と、Ｐチャネルトランジスタ６
と並列に接続され、ストレスモード信号／ＳＭに応答し
てオン／オフするＰチャネルトランジスタ１９とを含
む。前記ストレスモード信号／ＳＭはストレスモード時
には低レベルである。
源電圧線１と、内部電源電圧線２と、内部電源電圧のレ
ベルをシフトダウンした電圧Ｖｓを発生するレベルシフ
タ回路３と、内部電源電圧を一定にするための基準電圧
Ｖｒｅｆを発生する基準電圧発生回路４と、電圧Ｖｓと
基準電圧Ｖｒｅｆとの差を増幅する差動増幅回路５と、
外部電源電圧線１と内部電源電圧線２との間に接続さ
れ、差動増幅回路５の出力に応答してオン／オフするＰ
チャネルトランジスタ６と、Ｐチャネルトランジスタ６
と並列に接続され、ストレスモード信号／ＳＭに応答し
てオン／オフするＰチャネルトランジスタ１９とを含
む。前記ストレスモード信号／ＳＭはストレスモード時
には低レベルである。
【０００９】外部電源電圧線１は、外部電源端子１０１
に接続され、内部電源電圧線２は、メモリ回路（図１
５）に接続される。
に接続され、内部電源電圧線２は、メモリ回路（図１
５）に接続される。
【００１０】レベルシフタ回路３は、内部電源電圧線１
に接続され、ストレスモード信号／ＳＭ（高レベル）に
応答して活性化し、内部電源電圧のレベルを一定電圧降
下させて電圧Ｖｓを発生する。このレベルシフタ回路３
はストレスモード信号／ＳＭ（低レベル）に応答して、
不活性状態となる。電圧Ｖｓは、差動増幅回路５に供給
される。
に接続され、ストレスモード信号／ＳＭ（高レベル）に
応答して活性化し、内部電源電圧のレベルを一定電圧降
下させて電圧Ｖｓを発生する。このレベルシフタ回路３
はストレスモード信号／ＳＭ（低レベル）に応答して、
不活性状態となる。電圧Ｖｓは、差動増幅回路５に供給
される。
【００１１】基準電圧発生回路４は、ストレスモード信
号／ＳＭ（高レベル）に応答して活性化し、基準電圧Ｖ
ｒｅｆを発生し、ストレスモード信号／ＳＭ（低レベ
ル）に応答して不活性状態となる。基準電圧Ｖｒｅｆは
差動増幅回路５に供給される。
号／ＳＭ（高レベル）に応答して活性化し、基準電圧Ｖ
ｒｅｆを発生し、ストレスモード信号／ＳＭ（低レベ
ル）に応答して不活性状態となる。基準電圧Ｖｒｅｆは
差動増幅回路５に供給される。
【００１２】差動増幅回路５は、２つの入力端子と１つ
の出力端子とを有し、一方の入力端子は電圧Ｖｓを受け
るように接続され、他方の入力端子は基準電圧Ｖｒｅｆ
を受けるように接続され、出力端子はＰチャネルトラン
ジスタ６のゲート電極に接続される。この差動増幅回路
５は、電圧Ｖｓと基準電圧Ｖｒｅｆとを比較し、Ｖｒｅ
ｆ＞Ｖｓの場合には、低レベルの信号を出力し、Ｖｒｅ
ｆ＜Ｖｓの場合には、高レベルの信号を出力する。
の出力端子とを有し、一方の入力端子は電圧Ｖｓを受け
るように接続され、他方の入力端子は基準電圧Ｖｒｅｆ
を受けるように接続され、出力端子はＰチャネルトラン
ジスタ６のゲート電極に接続される。この差動増幅回路
５は、電圧Ｖｓと基準電圧Ｖｒｅｆとを比較し、Ｖｒｅ
ｆ＞Ｖｓの場合には、低レベルの信号を出力し、Ｖｒｅ
ｆ＜Ｖｓの場合には、高レベルの信号を出力する。
【００１３】Ｐチャネルトランジスタ６は、ドレイン
（またはソース）が外部電源電圧線１に接続され、ソー
ス（またはドレイン）が内部電源電圧線２に接続され、
ゲート電極が差動増幅回路５の出力に接続される。
（またはソース）が外部電源電圧線１に接続され、ソー
ス（またはドレイン）が内部電源電圧線２に接続され、
ゲート電極が差動増幅回路５の出力に接続される。
【００１４】Ｐチャネルトランジスタ１９は、ドレイン
（またはソース）が外部電源電圧線１に接続され、ソー
ス（またはドレイン）が内部電源電圧線２に接続され、
ゲート電極がストレスモード信号／ＳＭを受けるように
接続される。
（またはソース）が外部電源電圧線１に接続され、ソー
ス（またはドレイン）が内部電源電圧線２に接続され、
ゲート電極がストレスモード信号／ＳＭを受けるように
接続される。
【００１５】前記Ｐチャネルトランジスタ６および１９
はメモリ回路１０３に電源電圧を供給する必要があるた
め、その電流駆動能力が大きくされ、比較的大きなサイ
ズを有する。
はメモリ回路１０３に電源電圧を供給する必要があるた
め、その電流駆動能力が大きくされ、比較的大きなサイ
ズを有する。
【００１６】次に図１６に示した電圧降下回路の動作に
ついて説明する。
ついて説明する。
【００１７】内部電源電圧は、レベルシフタ回路３によ
ってレベルダウンされ、電圧Ｖｓとなる。この電圧Ｖｓ
のレベルが基準電圧Ｖｒｅｆよりも低い場合には、差動
増幅回路５の出力は低レベルとなる。この低レベルの出
力に応答してＰチャネルトランジスタ６がオンし、外部
電源電圧線１と内部電源電圧線２とが接続される。
ってレベルダウンされ、電圧Ｖｓとなる。この電圧Ｖｓ
のレベルが基準電圧Ｖｒｅｆよりも低い場合には、差動
増幅回路５の出力は低レベルとなる。この低レベルの出
力に応答してＰチャネルトランジスタ６がオンし、外部
電源電圧線１と内部電源電圧線２とが接続される。
【００１８】逆に、内部電源電圧が高くなって、レベル
シフタ回路３の出力電圧Ｖｓが基準電圧Ｖｒｅｆよりも
高くなった場合には、差動増幅回路５の出力は高レベル
となり、この高レベルの信号に応答してＰチャネルトラ
ンジスタ６がオフし、外部電源電圧線１と内部電源電圧
線２とが切り離される。
シフタ回路３の出力電圧Ｖｓが基準電圧Ｖｒｅｆよりも
高くなった場合には、差動増幅回路５の出力は高レベル
となり、この高レベルの信号に応答してＰチャネルトラ
ンジスタ６がオフし、外部電源電圧線１と内部電源電圧
線２とが切り離される。
【００１９】このようにして、Ｐチャネルトランジスタ
６をオン／オフ制御することにより、内部電源電圧を一
定に保つことができる。
６をオン／オフ制御することにより、内部電源電圧を一
定に保つことができる。
【００２０】次に、ストレスモード時には、ストレスモ
ード信号／ＳＭが低レベルになり、Ｐチャネルトランジ
スタ１９がオンする。一方、レベルシフタ回路３、基準
電圧発生回路４、および差動増幅回路５が非活性状態と
なり、差動増幅回路５の出力は高レベルとなる。応答し
て、Ｐチャネルトランジスタ６がオフし、外部電源電圧
線１と内部電源電圧線２とがＰチャネルトランジスタ１
９によって接続される。
ード信号／ＳＭが低レベルになり、Ｐチャネルトランジ
スタ１９がオンする。一方、レベルシフタ回路３、基準
電圧発生回路４、および差動増幅回路５が非活性状態と
なり、差動増幅回路５の出力は高レベルとなる。応答し
て、Ｐチャネルトランジスタ６がオフし、外部電源電圧
線１と内部電源電圧線２とがＰチャネルトランジスタ１
９によって接続される。
【００２１】この結果、ストレスモード時には内部メモ
リ回路に対して外部電源電圧を与えることができる。
リ回路に対して外部電源電圧を与えることができる。
【００２２】
【発明が解決しようとする課題】以上説明したように、
従来の内部降圧回路では、ストレスモード時（ストレス
モード信号／ＳＭが高レベル）には、Ｐチャネルトラン
ジスタ６により外部電源電圧線１と内部電源電圧線２と
の間をオン／オフして一定の内部電源電圧を発生し、ス
トレスモード時には、Ｐチャネルトランジスタ１９によ
り外部電源電圧線と内部電源電圧線とを接続する。この
ように比較的サイズの大きい２つのトランジスタ６およ
び１９を用いているため、内部降圧回路ひいては半導体
記憶装置の面積が大きくなるという問題がある。
従来の内部降圧回路では、ストレスモード時（ストレス
モード信号／ＳＭが高レベル）には、Ｐチャネルトラン
ジスタ６により外部電源電圧線１と内部電源電圧線２と
の間をオン／オフして一定の内部電源電圧を発生し、ス
トレスモード時には、Ｐチャネルトランジスタ１９によ
り外部電源電圧線と内部電源電圧線とを接続する。この
ように比較的サイズの大きい２つのトランジスタ６およ
び１９を用いているため、内部降圧回路ひいては半導体
記憶装置の面積が大きくなるという問題がある。
【００２３】また、ストレスモード時において、レベル
シフタ回路３、基準電圧発生回路４、および差動増幅回
路５を非活性化するため、レベルシフタ回路３、基準電
圧発生回路４および差動増幅回路５にはストレスがかか
らず、これらの回路については、バーンインテストを行
なえないという問題がある。
シフタ回路３、基準電圧発生回路４、および差動増幅回
路５を非活性化するため、レベルシフタ回路３、基準電
圧発生回路４および差動増幅回路５にはストレスがかか
らず、これらの回路については、バーンインテストを行
なえないという問題がある。
【００２４】この発明の１つの目的は、内部降圧回路を
備える半導体記憶装置において、内部降圧回路の面積を
小さくすることである。
備える半導体記憶装置において、内部降圧回路の面積を
小さくすることである。
【００２５】また、この発明のもう１つの目的は、内部
降圧回路についてバーンインテストを行なうことを可能
にすることである。
降圧回路についてバーンインテストを行なうことを可能
にすることである。
【００２６】
【課題を解決するための手段】請求項１の発明に係る半
導体記憶装置は、内部記憶回路と、外部電源電圧を降下
させて内部電源電圧を発生し、前記内部記憶回路に供給
する内部降圧回路とを備えた半導体記憶装置であって、
前記内部降圧回路は、外部電源電圧を前記内部記憶回路
に与えるストレスモードテスト機能を有し、前記外部電
源電圧を供給する外部電源電圧線と前記内部電源電圧を
供給する内部電源電圧線との間をオン／オフする１つの
スイッチング手段、前記内部電源電圧のレベルを降下さ
せるレベル降下手段、前記内部電源電圧のレベルを一定
にするための基準電圧を発生する基準電圧発生手段、お
よび前記基準電圧発生手段により発生された基準電圧と
前記レベル降下手段により降下された内部電源電圧とを
比較し、比較結果に基づいて前記スイッチング手段をオ
ン／オフ制御する制御手段を含み、前記スイッチング手
段は、ストレスモード時には、常時オン状態にされるこ
とを特徴とする。
導体記憶装置は、内部記憶回路と、外部電源電圧を降下
させて内部電源電圧を発生し、前記内部記憶回路に供給
する内部降圧回路とを備えた半導体記憶装置であって、
前記内部降圧回路は、外部電源電圧を前記内部記憶回路
に与えるストレスモードテスト機能を有し、前記外部電
源電圧を供給する外部電源電圧線と前記内部電源電圧を
供給する内部電源電圧線との間をオン／オフする１つの
スイッチング手段、前記内部電源電圧のレベルを降下さ
せるレベル降下手段、前記内部電源電圧のレベルを一定
にするための基準電圧を発生する基準電圧発生手段、お
よび前記基準電圧発生手段により発生された基準電圧と
前記レベル降下手段により降下された内部電源電圧とを
比較し、比較結果に基づいて前記スイッチング手段をオ
ン／オフ制御する制御手段を含み、前記スイッチング手
段は、ストレスモード時には、常時オン状態にされるこ
とを特徴とする。
【００２７】請求項２の発明に係る半導体記憶装置は、
請求項１と同様なスイッチング手段、レベル降下手段を
含み、さらに第１の基準電圧発生手段、プルアップ手段
および制御手段を含む。
請求項１と同様なスイッチング手段、レベル降下手段を
含み、さらに第１の基準電圧発生手段、プルアップ手段
および制御手段を含む。
【００２８】第１の基準電圧発生手段は、前記内部電源
電圧を一定にするための第１の基準電圧を発生する。
電圧を一定にするための第１の基準電圧を発生する。
【００２９】プルアップ手段は、ストレスモード時に前
記第１の基準電圧をプルアップし、前記レベル降下手段
により降下された内部電源電圧よりも高い電位の第２の
基準電圧を発生する。
記第１の基準電圧をプルアップし、前記レベル降下手段
により降下された内部電源電圧よりも高い電位の第２の
基準電圧を発生する。
【００３０】制御手段は、前記発生された第１または第
２の基準電圧と前記降下された内部電源電圧と比較し、
前記第１または第２の基準電圧が前記降下された内部電
源電圧よりも高い場合には、前記スイッチング手段をオ
ン状態にし、前記第１または第２の基準電圧が前記降下
された内部電源電圧よりも低い場合には、前記スイッチ
ング手段をオフ状態にする。
２の基準電圧と前記降下された内部電源電圧と比較し、
前記第１または第２の基準電圧が前記降下された内部電
源電圧よりも高い場合には、前記スイッチング手段をオ
ン状態にし、前記第１または第２の基準電圧が前記降下
された内部電源電圧よりも低い場合には、前記スイッチ
ング手段をオフ状態にする。
【００３１】請求項３の発明に係る半導体記憶装置は、
前記請求項１と同様なスイッチング手段および基準電圧
発生手段を含み、さらに次のようなレベル降下手段およ
び制御手段を含む。
前記請求項１と同様なスイッチング手段および基準電圧
発生手段を含み、さらに次のようなレベル降下手段およ
び制御手段を含む。
【００３２】レベル降下手段は、通常動作時には、前記
内部電源電圧のレベルを降下させた第１の電圧に変換
し、ストレスモード時には、前記第１の電圧をさらに降
下させて前記基準電圧よりも低い電位の第２の電圧に変
換する。
内部電源電圧のレベルを降下させた第１の電圧に変換
し、ストレスモード時には、前記第１の電圧をさらに降
下させて前記基準電圧よりも低い電位の第２の電圧に変
換する。
【００３３】制御手段は、前記発生された基準電圧と前
記レベル降下手段により変換された第１または第２の電
圧とを比較し、前記基準電圧が第１または第２の電圧よ
りも高い場合には、前記スイッチング手段をオン状態に
し、前記基準電圧が前記第１または第２の電圧よりも低
い場合には、前記スイッチング手段をオフ状態にする。
記レベル降下手段により変換された第１または第２の電
圧とを比較し、前記基準電圧が第１または第２の電圧よ
りも高い場合には、前記スイッチング手段をオン状態に
し、前記基準電圧が前記第１または第２の電圧よりも低
い場合には、前記スイッチング手段をオフ状態にする。
【００３４】請求項４の発明に係る半導体記憶装置は、
請求項１の発明と同様なスイッチング手段、レベル降下
手段、および基準電圧発生手段を含み、さらに第１の制
御手段および第２の制御手段を含む。
請求項１の発明と同様なスイッチング手段、レベル降下
手段、および基準電圧発生手段を含み、さらに第１の制
御手段および第２の制御手段を含む。
【００３５】第１の制御手段は、基準電圧発生手段によ
り発生された基準電圧とレベル降下手段より降下された
内部電源電圧と比較し、比較結果に基づいてスイッチン
グ手段をオン／オフ制御する。
り発生された基準電圧とレベル降下手段より降下された
内部電源電圧と比較し、比較結果に基づいてスイッチン
グ手段をオン／オフ制御する。
【００３６】第２の制御手段は、外部的に発生されるス
トレスモード信号に応答して、スイッチング手段を常時
オン状態にする。ストレスモード時には、前記レベル降
下手段、基準電圧発生手段および第１の制御手段の少な
くとも一つは、非活性状態にされる。
トレスモード信号に応答して、スイッチング手段を常時
オン状態にする。ストレスモード時には、前記レベル降
下手段、基準電圧発生手段および第１の制御手段の少な
くとも一つは、非活性状態にされる。
【００３７】請求項５の発明に係る半導体記憶装置は、
請求項４の発明と同様なスイッチング手段、レベル降下
手段、基準電圧発生手段、第１の制御手段および第２の
制御手段を含み、さらに前記第１の制御手段と第２の制
御手段との間に接続され、前記ストレスモード信号に応
答して、スイッチオフする手段を含む。
請求項４の発明と同様なスイッチング手段、レベル降下
手段、基準電圧発生手段、第１の制御手段および第２の
制御手段を含み、さらに前記第１の制御手段と第２の制
御手段との間に接続され、前記ストレスモード信号に応
答して、スイッチオフする手段を含む。
【００３８】
【作用】請求項１の発明に係る半導体記憶装置では、外
部電源電圧線と内部電源電圧線との間をオン／オフする
スイッチング手段が１つであり、このスイッチング手段
は、ノーマルモード時にはオン／オフすることにより内
部電源電圧を一定電圧にし、ストレスモード時には、常
時オンする。このように、比較的大きなサイズを必要と
するスイッチング手段をノーマルモード時とストレスモ
ード時とで共有することにより、内部降圧回路ひいては
半導体記憶装置の面積を小さくすることができる。
部電源電圧線と内部電源電圧線との間をオン／オフする
スイッチング手段が１つであり、このスイッチング手段
は、ノーマルモード時にはオン／オフすることにより内
部電源電圧を一定電圧にし、ストレスモード時には、常
時オンする。このように、比較的大きなサイズを必要と
するスイッチング手段をノーマルモード時とストレスモ
ード時とで共有することにより、内部降圧回路ひいては
半導体記憶装置の面積を小さくすることができる。
【００３９】請求項２の発明に係る半導体記憶装置で
は、プルアップ手段により、ストレスモード時にレベル
降下された内部電源電圧よりも高い第２の基準電圧を発
生しているので、制御手段は、ストレスモード時にはス
イッチの手段を常時オン状態にする。それにより、内部
電源電圧を外部電源電圧と等しくすることができる。こ
のようにして、ストレスモード時においても内部降圧回
路に含まれるすべての手段を活性状態にしたままでバー
ンインテストを行なうことができる。この結果、内部降
圧回路に含まれるすべての手段にストレスをかけること
ができる。
は、プルアップ手段により、ストレスモード時にレベル
降下された内部電源電圧よりも高い第２の基準電圧を発
生しているので、制御手段は、ストレスモード時にはス
イッチの手段を常時オン状態にする。それにより、内部
電源電圧を外部電源電圧と等しくすることができる。こ
のようにして、ストレスモード時においても内部降圧回
路に含まれるすべての手段を活性状態にしたままでバー
ンインテストを行なうことができる。この結果、内部降
圧回路に含まれるすべての手段にストレスをかけること
ができる。
【００４０】請求項３の発明に係る半導体記憶装置で
は、レベル降下手段は、ストレスモード時には、基準電
圧よりも高い第２の電圧を発生しているので、制御手段
はスイッチング手段をオン状態にする。したがって、請
求項３の発明では、請求項２の発明と同様にスイッチン
グ手段を１つで共有することができ、かつストレスモー
ド時には、内部降圧回路に含まれるすべての手段を活性
化して、ストレスをかけることができる。
は、レベル降下手段は、ストレスモード時には、基準電
圧よりも高い第２の電圧を発生しているので、制御手段
はスイッチング手段をオン状態にする。したがって、請
求項３の発明では、請求項２の発明と同様にスイッチン
グ手段を１つで共有することができ、かつストレスモー
ド時には、内部降圧回路に含まれるすべての手段を活性
化して、ストレスをかけることができる。
【００４１】請求項４の発明に係る半導体記憶装置で
は、レベル降下手段、基準電圧発生手段、および第１の
制御手段の少なくとも１つは、外部的に発生されるスト
レスモード信号により非活性状態にされるが、第２の制
御手段は、外部的に発生されるテストモード信号に応答
して、スイッチング手段をオン状態にする。それにより
内部電源電圧線と外部電源電圧線とが接続され、バーン
インテストを行なうことができる。
は、レベル降下手段、基準電圧発生手段、および第１の
制御手段の少なくとも１つは、外部的に発生されるスト
レスモード信号により非活性状態にされるが、第２の制
御手段は、外部的に発生されるテストモード信号に応答
して、スイッチング手段をオン状態にする。それにより
内部電源電圧線と外部電源電圧線とが接続され、バーン
インテストを行なうことができる。
【００４２】請求項５の発明に係る半導体記憶装置で
は、ストレスモード時には、第１の制御手段と第２の制
御手段との間を遮断するので、レベル降下手段、基準電
圧発生手段、および第１の制御手段のすべてを活性状態
にしたままで、バーンインテストを行なうことができ
る。それにより、内部降圧回路に含まれるすべての手段
に対してストレスをかけることができる。
は、ストレスモード時には、第１の制御手段と第２の制
御手段との間を遮断するので、レベル降下手段、基準電
圧発生手段、および第１の制御手段のすべてを活性状態
にしたままで、バーンインテストを行なうことができ
る。それにより、内部降圧回路に含まれるすべての手段
に対してストレスをかけることができる。
【００４３】
【実施例】図１は、半導体記憶装置に内蔵される内部降
圧回路の一実施例を示す回路図である。図１に示す内部
降圧回路は、外部電源電圧１、内部電源電圧２、常時活
性状態にされるレベルシフタ回路３、常時活性状態にさ
れる基準電圧発生回路４、常時活性状態にされる差動増
幅回路５、Ｐチャネルトランジスタ６、およびストレス
モード信号／ＳＭに応答して基準電圧Ｖｒｅｆをプルア
ップするプルアップ回路４１を含む。
圧回路の一実施例を示す回路図である。図１に示す内部
降圧回路は、外部電源電圧１、内部電源電圧２、常時活
性状態にされるレベルシフタ回路３、常時活性状態にさ
れる基準電圧発生回路４、常時活性状態にされる差動増
幅回路５、Ｐチャネルトランジスタ６、およびストレス
モード信号／ＳＭに応答して基準電圧Ｖｒｅｆをプルア
ップするプルアップ回路４１を含む。
【００４４】外部電源電圧線１、内部電源電圧線２およ
びＰチャネルトランジスタ６は図１６に示した内部降圧
回路と同様な構成である。レベルシフタ回路３、基準電
圧発生回路４、差動増幅回路５は、図１６に示したレベ
ルシフタ回路、基準電圧発生回路および差動増幅回路の
ノーマル動作時と同様の動作を行なう。
びＰチャネルトランジスタ６は図１６に示した内部降圧
回路と同様な構成である。レベルシフタ回路３、基準電
圧発生回路４、差動増幅回路５は、図１６に示したレベ
ルシフタ回路、基準電圧発生回路および差動増幅回路の
ノーマル動作時と同様の動作を行なう。
【００４５】プルアップ回路４１は、インバータ９１と
クロックドＣＭＯＳ１０とを含む。インバータ９１は、
ストレスモード信号／ＳＭを反転させてクロックドＣＭ
ＯＳ１０を制御する。クロックドＣＭＯＳ１０は、その
入力が接地端子に接続され、その出力が基準電圧を出力
する基準電圧ライン７に接続される。プルアップ回路４
１は、ストレスモード信号／ＳＭが低レベルのとき基準
電圧ライン７を電源電位までつりあげる。
クロックドＣＭＯＳ１０とを含む。インバータ９１は、
ストレスモード信号／ＳＭを反転させてクロックドＣＭ
ＯＳ１０を制御する。クロックドＣＭＯＳ１０は、その
入力が接地端子に接続され、その出力が基準電圧を出力
する基準電圧ライン７に接続される。プルアップ回路４
１は、ストレスモード信号／ＳＭが低レベルのとき基準
電圧ライン７を電源電位までつりあげる。
【００４６】次に、図１に示した内部降圧回路の動作に
ついて説明する。まず、ノーマルモード時には、レベル
シフタ回路３は、内部電源電圧をレベルダウンし、電圧
Ｖｓを発生する。この電圧Ｖｓは差動増幅回路５に供給
される。差動増幅回路５には、基準電圧発生回路４によ
って発生される基準電圧Ｖｒｅｆが供給される。レベル
シフタ回路３からの電圧Ｖｓが基準電圧発生回路４によ
って発生される基準電圧Ｖｒｅｆよりも低い場合には、
差動増幅回路５の出力は低レベルとなる。この低レベル
の出力に応答してＰチャネルトランジスタ６がオンし、
外部電源電圧線１と内部電源電圧線２とが接続される。
また、内部電源電圧が高くなると、レベルシフタ回路３
によりレベルダウンされた電圧Ｖｓのレベルも高くな
る。この電圧Ｖｓが基準電圧Ｖｒｅｆよりも高くなる
と、差動増幅回路５の出力は高レベルとなり、Ｐチャネ
ルトランジスタ６がオフして、外部電源電圧線１の内部
電源電圧線２とが切り離される。以上の動作は従来例と
同様である。
ついて説明する。まず、ノーマルモード時には、レベル
シフタ回路３は、内部電源電圧をレベルダウンし、電圧
Ｖｓを発生する。この電圧Ｖｓは差動増幅回路５に供給
される。差動増幅回路５には、基準電圧発生回路４によ
って発生される基準電圧Ｖｒｅｆが供給される。レベル
シフタ回路３からの電圧Ｖｓが基準電圧発生回路４によ
って発生される基準電圧Ｖｒｅｆよりも低い場合には、
差動増幅回路５の出力は低レベルとなる。この低レベル
の出力に応答してＰチャネルトランジスタ６がオンし、
外部電源電圧線１と内部電源電圧線２とが接続される。
また、内部電源電圧が高くなると、レベルシフタ回路３
によりレベルダウンされた電圧Ｖｓのレベルも高くな
る。この電圧Ｖｓが基準電圧Ｖｒｅｆよりも高くなる
と、差動増幅回路５の出力は高レベルとなり、Ｐチャネ
ルトランジスタ６がオフして、外部電源電圧線１の内部
電源電圧線２とが切り離される。以上の動作は従来例と
同様である。
【００４７】次に、ストレスモード時における動作を説
明する。基準電圧発生回路４は、常時活性化されている
ため、ノーマルモード時における基準電圧Ｖｒｅｆを発
生しようとするが、プルアップ回路４１は、ストレスモ
ード信号／ＳＭ（低レベル）に応答して、基準電圧線ラ
インの電位を電源電位にまでつり上げる。それによりレ
ベルシフタ回路３の出力Ｖｓのレベルは、基準電圧ライ
ン７のレベルよりも低くなる。したがって、差動増幅回
路５の出力は低レベルとなり、低レベルの出力に応答し
てＰチャネルトランジスタ６は常にオン状態となる。そ
れにより外部電源電圧線１と内部電源電圧線２とを接続
することができる。
明する。基準電圧発生回路４は、常時活性化されている
ため、ノーマルモード時における基準電圧Ｖｒｅｆを発
生しようとするが、プルアップ回路４１は、ストレスモ
ード信号／ＳＭ（低レベル）に応答して、基準電圧線ラ
インの電位を電源電位にまでつり上げる。それによりレ
ベルシフタ回路３の出力Ｖｓのレベルは、基準電圧ライ
ン７のレベルよりも低くなる。したがって、差動増幅回
路５の出力は低レベルとなり、低レベルの出力に応答し
てＰチャネルトランジスタ６は常にオン状態となる。そ
れにより外部電源電圧線１と内部電源電圧線２とを接続
することができる。
【００４８】図１に示した内部降圧回路であれば、外部
電源電圧線１と内部電源電圧線２との間に接続される比
較的大きいサイズのＰチャネルトランジスタを１つにす
ることができ、内部降圧回路の面積を小さくすることが
できる。また、レベルシフタ回路３、基準電圧発生回路
４、および差動増幅回路５は常時活性化状態にされてい
るため、ストレスモード時においてもストレスがかけら
れている。
電源電圧線１と内部電源電圧線２との間に接続される比
較的大きいサイズのＰチャネルトランジスタを１つにす
ることができ、内部降圧回路の面積を小さくすることが
できる。また、レベルシフタ回路３、基準電圧発生回路
４、および差動増幅回路５は常時活性化状態にされてい
るため、ストレスモード時においてもストレスがかけら
れている。
【００４９】図２は、この発明の第２の実施例を示す回
路図である。図２に示される内部降圧回路と図１に示さ
れる内部降圧回路とが異なるところは、プルアップ回路
４１の出力端と基準電圧発生回路４の出力端との間にＣ
ＭＯＳトランスファゲート１１が設けられ、トランスフ
ァゲートを構成するＰＭＯＳトランジスタのゲート電極
に接続されるインバータ９２が設けられていることであ
る。ＣＭＯＳトランスファゲート１１およびインバータ
９２は、ストレスモード信号／ＳＭに応答してオン／オ
フする。
路図である。図２に示される内部降圧回路と図１に示さ
れる内部降圧回路とが異なるところは、プルアップ回路
４１の出力端と基準電圧発生回路４の出力端との間にＣ
ＭＯＳトランスファゲート１１が設けられ、トランスフ
ァゲートを構成するＰＭＯＳトランジスタのゲート電極
に接続されるインバータ９２が設けられていることであ
る。ＣＭＯＳトランスファゲート１１およびインバータ
９２は、ストレスモード信号／ＳＭに応答してオン／オ
フする。
【００５０】次に第２の実施例の動作を説明する。ノー
マルモード時には、ストレスモード信号／ＳＭは高レベ
ルであり、ＣＭＯＳトランスファゲート１１はオンす
る。したがって、基準電圧発生回路４により発生された
基準電圧Ｖｒｅｆが差動増幅回路５に供給される。レベ
ルシフタ回路３により内部電源電圧をレベルダウンした
電圧Ｖｓのレベルが、基準電圧Ｖｒｅｆより低いときに
は、差動増幅回路５の出力は低レベルとなる。この低レ
ベルの出力に応答して、Ｐチャネルトランジスタ６がオ
ンする。それにより、外部電源電圧線と内部電源電圧線
とが接続される。また、内部電源電圧が高くなると、レ
ベルシフタ回路３の出力電圧Ｖｓのレベルが基準電圧Ｖ
ｒｅｆより高くなり、差動増幅回路５の出力は高レベル
となる。この高レベルの出力に応答してＰチャネルトラ
ンジスタ６がオフし、外部電源電圧線１と内部電源電圧
線２とが切り離される。
マルモード時には、ストレスモード信号／ＳＭは高レベ
ルであり、ＣＭＯＳトランスファゲート１１はオンす
る。したがって、基準電圧発生回路４により発生された
基準電圧Ｖｒｅｆが差動増幅回路５に供給される。レベ
ルシフタ回路３により内部電源電圧をレベルダウンした
電圧Ｖｓのレベルが、基準電圧Ｖｒｅｆより低いときに
は、差動増幅回路５の出力は低レベルとなる。この低レ
ベルの出力に応答して、Ｐチャネルトランジスタ６がオ
ンする。それにより、外部電源電圧線と内部電源電圧線
とが接続される。また、内部電源電圧が高くなると、レ
ベルシフタ回路３の出力電圧Ｖｓのレベルが基準電圧Ｖ
ｒｅｆより高くなり、差動増幅回路５の出力は高レベル
となる。この高レベルの出力に応答してＰチャネルトラ
ンジスタ６がオフし、外部電源電圧線１と内部電源電圧
線２とが切り離される。
【００５１】次に、ストレスモード時には、常時活性状
態にされる基準電圧発生回路４により基準電圧Ｖｒｅｆ
が発生されているが、ストレスモード信号／ＳＭが低レ
ベルであるため、ＣＭＯＳトランスファゲート１１はオ
フしており、基準電圧Ｖｒｅｆは差動増幅回路５には伝
わらない。一方、クロックドＣＭＯＳ１０は、ストレス
モード信号／ＳＭ（低レベル）に応答して、オンするた
め、基準電圧ライン７のレベルは高レベル（外部電源電
圧レベル）になる。したがってレベルシフタ回路３の出
力電圧Ｖｓのレベルは、常に基準電圧ライン７の電位よ
りも低くなる。この結果、差動増幅回路５の出力は低レ
ベルとなり、応答してＰチャネルトランジスタ６は常に
オン状態となる。このようにして、外部電源電圧線１と
内部電源電圧線２とを接続することができる。
態にされる基準電圧発生回路４により基準電圧Ｖｒｅｆ
が発生されているが、ストレスモード信号／ＳＭが低レ
ベルであるため、ＣＭＯＳトランスファゲート１１はオ
フしており、基準電圧Ｖｒｅｆは差動増幅回路５には伝
わらない。一方、クロックドＣＭＯＳ１０は、ストレス
モード信号／ＳＭ（低レベル）に応答して、オンするた
め、基準電圧ライン７のレベルは高レベル（外部電源電
圧レベル）になる。したがってレベルシフタ回路３の出
力電圧Ｖｓのレベルは、常に基準電圧ライン７の電位よ
りも低くなる。この結果、差動増幅回路５の出力は低レ
ベルとなり、応答してＰチャネルトランジスタ６は常に
オン状態となる。このようにして、外部電源電圧線１と
内部電源電圧線２とを接続することができる。
【００５２】図３は、この発明の第３の実施例を示す回
路図である。図３に示す内部降圧回路が図２に示す内部
降圧回路と異なるところは、ＣＭＯＳトランスファゲー
ト１１およびインバータ９２に代えて、ストレスモード
信号／ＳＭに応答してオン／オフするＮチャネルトラン
スファゲート１２が設けられていることである。その他
の回路については図２に示した回路と同様であり、その
説明は適宜省略する。
路図である。図３に示す内部降圧回路が図２に示す内部
降圧回路と異なるところは、ＣＭＯＳトランスファゲー
ト１１およびインバータ９２に代えて、ストレスモード
信号／ＳＭに応答してオン／オフするＮチャネルトラン
スファゲート１２が設けられていることである。その他
の回路については図２に示した回路と同様であり、その
説明は適宜省略する。
【００５３】次に動作について説明する。まず、ノーマ
ルモード時には、ストレスモード信号／ＳＭは高レベル
であり、Ｎチャネルトランスファゲート１２がオンして
いるため、基準電圧発生回路４の出力は基準電圧ライン
７を介して差動増幅回路５に供給される。よって、レベ
ルシフタ回路３によってレベルダウンされた電圧Ｖｓの
レベルは基準電圧Ｖｒｅｆより低いとき、差動増幅回路
５の出力は低レベルとなる。この低レベルの出力に応答
してＰチャネルトランジスタ６がオンし、外部電源電圧
線１と内部電源電圧線２とが接続される。また、内部電
源電圧が高くなると、レベルシフタ回路３によってレベ
ルダウンされた電圧Ｖｓのレベルが基準電圧Ｖｒｅｆよ
りも高くなり、差動増幅回路５の出力は高レベルとな
る。この高レベルの出力に応答してＰチャネルトランジ
スタ６がオフし、外部電源電圧線１と内部電源電圧線２
とが切り離される。
ルモード時には、ストレスモード信号／ＳＭは高レベル
であり、Ｎチャネルトランスファゲート１２がオンして
いるため、基準電圧発生回路４の出力は基準電圧ライン
７を介して差動増幅回路５に供給される。よって、レベ
ルシフタ回路３によってレベルダウンされた電圧Ｖｓの
レベルは基準電圧Ｖｒｅｆより低いとき、差動増幅回路
５の出力は低レベルとなる。この低レベルの出力に応答
してＰチャネルトランジスタ６がオンし、外部電源電圧
線１と内部電源電圧線２とが接続される。また、内部電
源電圧が高くなると、レベルシフタ回路３によってレベ
ルダウンされた電圧Ｖｓのレベルが基準電圧Ｖｒｅｆよ
りも高くなり、差動増幅回路５の出力は高レベルとな
る。この高レベルの出力に応答してＰチャネルトランジ
スタ６がオフし、外部電源電圧線１と内部電源電圧線２
とが切り離される。
【００５４】次にストレスモード時には、活性状態にさ
れている基準電圧発生回路４から基準電圧Ｖｒｅｆが出
力されるが、ストレスモード信号／ＳＭが低レベルであ
るためＮチャネルトランスファゲート１２はオフしてい
る。したがって、基準電圧Ｖｒｅｆは差動増幅回路５に
は伝わらない。一方、クロックドＣＭＯＳ１０がオンす
るため、基準電圧ライン７は高レベル（外部電源電圧レ
ベル）になる。ストレスモードにおける以後の動作は図
２の場合と同様であり、その説明は省略する。
れている基準電圧発生回路４から基準電圧Ｖｒｅｆが出
力されるが、ストレスモード信号／ＳＭが低レベルであ
るためＮチャネルトランスファゲート１２はオフしてい
る。したがって、基準電圧Ｖｒｅｆは差動増幅回路５に
は伝わらない。一方、クロックドＣＭＯＳ１０がオンす
るため、基準電圧ライン７は高レベル（外部電源電圧レ
ベル）になる。ストレスモードにおける以後の動作は図
２の場合と同様であり、その説明は省略する。
【００５５】図４は、この発明の第４の実施例を示す回
路図である。第４の実施例と第１の実施例とが異なると
ころプルアップ回路のみであり、図４においてはプルア
ップ回路のみを示す。
路図である。第４の実施例と第１の実施例とが異なると
ころプルアップ回路のみであり、図４においてはプルア
ップ回路のみを示す。
【００５６】図４において、プルアップ回路としてＰチ
ャネルトランジスタ１３が用いられる。Ｐチャネルトラ
ンジスタ１３は、そのソース（またはドレイン）が電源
電圧に接続され、そのドレイン（またはソース）が基準
電圧ライン７に接続され、そのゲート電極がストレスモ
ード信号／ＳＭを受けるように接続する。
ャネルトランジスタ１３が用いられる。Ｐチャネルトラ
ンジスタ１３は、そのソース（またはドレイン）が電源
電圧に接続され、そのドレイン（またはソース）が基準
電圧ライン７に接続され、そのゲート電極がストレスモ
ード信号／ＳＭを受けるように接続する。
【００５７】次に動作について説明する。まず、ノーマ
ルモード時にはストレスモード信号／ＳＭは高レベルで
あり、Ｐチャネルトランジスタ１３はオフしている。し
たがって、基準電圧発生回路４により発生される基準電
圧Ｖｒｅｆは差動増幅回路５に供給される。以後のノー
マル動作時における動作は図１に示した場合と同様であ
り、その説明は省略する。
ルモード時にはストレスモード信号／ＳＭは高レベルで
あり、Ｐチャネルトランジスタ１３はオフしている。し
たがって、基準電圧発生回路４により発生される基準電
圧Ｖｒｅｆは差動増幅回路５に供給される。以後のノー
マル動作時における動作は図１に示した場合と同様であ
り、その説明は省略する。
【００５８】次に、ストレスモード時には、活性状態に
されている基準電圧発生回路４により基準電圧Ｖｒｅｆ
が発生されているが、ストレスモード信号／ＳＭが低レ
ベルであるためＰチャネルトランジスタ１３がオンし、
基準電圧ライン７が強制的高レベル（外部電源電圧レベ
ル）になる。以後の動作は、図１に示した第１の実施例
と同様であり、その説明は省略する。
されている基準電圧発生回路４により基準電圧Ｖｒｅｆ
が発生されているが、ストレスモード信号／ＳＭが低レ
ベルであるためＰチャネルトランジスタ１３がオンし、
基準電圧ライン７が強制的高レベル（外部電源電圧レベ
ル）になる。以後の動作は、図１に示した第１の実施例
と同様であり、その説明は省略する。
【００５９】図５は、この発明の第５の実施例を示す回
路図である。図５に示す回路と図２に示す回路とが異な
るところは、プルアップ回路４１に代えて、図４に示し
たＰチャネルトランジスタ１３が設けられていることで
ある。図５においては、差動増幅回路、レベルシフタ回
路などについては図２と同様であり表示の簡単化のため
にその記載は省略する。
路図である。図５に示す回路と図２に示す回路とが異な
るところは、プルアップ回路４１に代えて、図４に示し
たＰチャネルトランジスタ１３が設けられていることで
ある。図５においては、差動増幅回路、レベルシフタ回
路などについては図２と同様であり表示の簡単化のため
にその記載は省略する。
【００６０】次に、動作について説明する。まず、ノー
マルモード時には、ストレスモード信号／ＳＭは高レベ
ルであり、Ｐチャネルトランジスタ１３はオフし、ＣＭ
ＯＳトランスファゲート１１がオンしているため、基準
電圧発生回路４の出力Ｖｒｅｆは差動増幅回路５に供給
される。ノーマルモード時における以後の動作は第１な
いし第４の実施例に示した場合と同様であり、その説明
は省略する。
マルモード時には、ストレスモード信号／ＳＭは高レベ
ルであり、Ｐチャネルトランジスタ１３はオフし、ＣＭ
ＯＳトランスファゲート１１がオンしているため、基準
電圧発生回路４の出力Ｖｒｅｆは差動増幅回路５に供給
される。ノーマルモード時における以後の動作は第１な
いし第４の実施例に示した場合と同様であり、その説明
は省略する。
【００６１】次にストレスモード時には、活性状態にさ
れている基準電圧発生回路４により基準電圧Ｖｒｅｆが
発生するが、ストレスモード信号／ＳＭが低レベルであ
るためＣＭＯＳトランスファゲート１１はオフしてお
り、基準電圧Ｖｒｅｆは差動増幅回路５には伝わらな
い。一方、ストレスモード信号／ＳＭ（低レベル）に応
答してＰチャネルトランジスタ１３がオンするため、基
準電圧ライン７の電位は高レベル（外部電源電圧レベ
ル）になる。ストレスモード時における以後の動作は第
１ないし第４の実施例と同様であり、その説明は省略す
る。
れている基準電圧発生回路４により基準電圧Ｖｒｅｆが
発生するが、ストレスモード信号／ＳＭが低レベルであ
るためＣＭＯＳトランスファゲート１１はオフしてお
り、基準電圧Ｖｒｅｆは差動増幅回路５には伝わらな
い。一方、ストレスモード信号／ＳＭ（低レベル）に応
答してＰチャネルトランジスタ１３がオンするため、基
準電圧ライン７の電位は高レベル（外部電源電圧レベ
ル）になる。ストレスモード時における以後の動作は第
１ないし第４の実施例と同様であり、その説明は省略す
る。
【００６２】図６はこの発明の第６の実施例を示す回路
図である。図６に示す回路が図７に示す回路と異なると
ころは、ＣＭＯＳトランスファゲート１１およびインバ
ータ９２に代えて、図３に示したＮチャネルトランジス
タ１２が設けられていることである。
図である。図６に示す回路が図７に示す回路と異なると
ころは、ＣＭＯＳトランスファゲート１１およびインバ
ータ９２に代えて、図３に示したＮチャネルトランジス
タ１２が設けられていることである。
【００６３】次に動作について説明する。まず、ノーマ
ルモード時には、ストレスモード信号／ＳＭが高レベル
であるためＰチャネルトランジスタ１３はオフし、Ｎチ
ャネルトランスファゲート１２がオンしているため、基
準電圧発生回路４により発生される基準電圧Ｖｒｅｆは
差動増幅回路５に供給される。ノーマルモード時におけ
る以後の動作は第１ないし第５の実施例に示した場合と
同様であり、その説明は省略する。
ルモード時には、ストレスモード信号／ＳＭが高レベル
であるためＰチャネルトランジスタ１３はオフし、Ｎチ
ャネルトランスファゲート１２がオンしているため、基
準電圧発生回路４により発生される基準電圧Ｖｒｅｆは
差動増幅回路５に供給される。ノーマルモード時におけ
る以後の動作は第１ないし第５の実施例に示した場合と
同様であり、その説明は省略する。
【００６４】次にストレスモード時には、活性状態にさ
れている基準電圧発生回路４により基準電圧Ｖｒｅｆが
発生されるが、ストレスモード信号／ＳＭが低レベルで
あるため、Ｎチャネルトランスファゲート１２はオフし
ており、基準電圧Ｖｒｅｆは差動増幅回路５には伝わら
ない。一方、Ｐチャネルトランジスタ１３がストレスモ
ード信号／ＳＭ（低レベル）に応答してオンするため、
基準電圧ライン７の電位は高レベル（外部電源電圧レベ
ル）になる。ストレスモード時における以後の動作は第
１ないし第５の実施例の場合と同様であるのでその説明
は省略する。
れている基準電圧発生回路４により基準電圧Ｖｒｅｆが
発生されるが、ストレスモード信号／ＳＭが低レベルで
あるため、Ｎチャネルトランスファゲート１２はオフし
ており、基準電圧Ｖｒｅｆは差動増幅回路５には伝わら
ない。一方、Ｐチャネルトランジスタ１３がストレスモ
ード信号／ＳＭ（低レベル）に応答してオンするため、
基準電圧ライン７の電位は高レベル（外部電源電圧レベ
ル）になる。ストレスモード時における以後の動作は第
１ないし第５の実施例の場合と同様であるのでその説明
は省略する。
【００６５】図７は、この発明の第７の実施例を示す回
路図である。なお、図７においても、外部電源電圧線
１、内部電源電圧線２、レベルシフタ回路３、差動増幅
回路５の記載は省略する。図７に示す回路と図１に示す
回路とが異なるところは、基準電圧発生回路４がストレ
スモード信号／ＳＭにより非活性状態にされることであ
る。
路図である。なお、図７においても、外部電源電圧線
１、内部電源電圧線２、レベルシフタ回路３、差動増幅
回路５の記載は省略する。図７に示す回路と図１に示す
回路とが異なるところは、基準電圧発生回路４がストレ
スモード信号／ＳＭにより非活性状態にされることであ
る。
【００６６】次に動作について説明する。まず、ノーマ
ルモード時には、ストレスモード信号／ＳＭは高レベル
であり、クロックドＣＭＯＳ１０はオフしている。また
基準電圧発生回路４は、ストレスモード信号／ＳＭが低
レベルのとき非活性化され、高レベルのときに活性化さ
れる。したがって、ノーマルモード時においてのみ、基
準電圧発生回路４は基準電圧Ｖｒｅｆを発生する。した
がってノーマルモード時における動作は、第１ないし第
６の実施例と同様であり、その説明は省略する。
ルモード時には、ストレスモード信号／ＳＭは高レベル
であり、クロックドＣＭＯＳ１０はオフしている。また
基準電圧発生回路４は、ストレスモード信号／ＳＭが低
レベルのとき非活性化され、高レベルのときに活性化さ
れる。したがって、ノーマルモード時においてのみ、基
準電圧発生回路４は基準電圧Ｖｒｅｆを発生する。した
がってノーマルモード時における動作は、第１ないし第
６の実施例と同様であり、その説明は省略する。
【００６７】次にストレスモード時には、ストレスモー
ド信号／ＳＭが低レベルであるため基準電圧発生回路４
は非活性状態にされる。また、クロックドＣＭＯＳ１０
がオンするための、基準電圧Ｖｒｅｆは高レベル（外部
電源電圧レベル）になる。したがって、レベルシフタ回
路３によりレベルダウンされた電圧Ｖｓのレベルは、常
に基準電圧Ｖｒｅｆより低くなり、差動増幅回路５の出
力は低レベルとなる。この低レベルの出力に応答してＰ
チャネルトランジスタ６は常にオンし、外部電源電圧線
１と内部電源電圧線２とが接続される。
ド信号／ＳＭが低レベルであるため基準電圧発生回路４
は非活性状態にされる。また、クロックドＣＭＯＳ１０
がオンするための、基準電圧Ｖｒｅｆは高レベル（外部
電源電圧レベル）になる。したがって、レベルシフタ回
路３によりレベルダウンされた電圧Ｖｓのレベルは、常
に基準電圧Ｖｒｅｆより低くなり、差動増幅回路５の出
力は低レベルとなる。この低レベルの出力に応答してＰ
チャネルトランジスタ６は常にオンし、外部電源電圧線
１と内部電源電圧線２とが接続される。
【００６８】図８は、この発明の第８の実施例を示す回
路図である。
路図である。
【００６９】なお、図８においても外部電源電圧線１、
内部電源電圧線２、レベルシフタ回路３、差動増幅回路
５の記載は省略する。図８に示す回路と図４に示す回路
とが異なるところはストレスモード信号／ＳＭにより基
準電圧発生回路４が非活性状態にされることである。
内部電源電圧線２、レベルシフタ回路３、差動増幅回路
５の記載は省略する。図８に示す回路と図４に示す回路
とが異なるところはストレスモード信号／ＳＭにより基
準電圧発生回路４が非活性状態にされることである。
【００７０】次に、動作について説明する。まずノーマ
ルモード時には、ストレスモード信号／ＳＭは高レベル
であり、Ｐチャネルトランジスタ１３はオフしている。
また、ノーマルモード時の基準電圧発生回路４は、スト
レスモード信号／ＳＭが低レベルのときに非活性化さ
れ、高レベルのときに活性化される。したがって、ノー
マルモード時には、基準電圧Ｖｒｅｆが発生される。こ
の発生された基準電圧Ｖｒｅｆは差動増幅回路５に供給
される。以後のノーマルモード時における動作は第１な
いし第７の実施例と同様であり、その説明は省略する。
ルモード時には、ストレスモード信号／ＳＭは高レベル
であり、Ｐチャネルトランジスタ１３はオフしている。
また、ノーマルモード時の基準電圧発生回路４は、スト
レスモード信号／ＳＭが低レベルのときに非活性化さ
れ、高レベルのときに活性化される。したがって、ノー
マルモード時には、基準電圧Ｖｒｅｆが発生される。こ
の発生された基準電圧Ｖｒｅｆは差動増幅回路５に供給
される。以後のノーマルモード時における動作は第１な
いし第７の実施例と同様であり、その説明は省略する。
【００７１】次にストレスモード時には、ストレスモー
ド信号／ＳＭが低レベルであるため、基準電圧発生回路
４は非活性化状態にされる。一方、Ｐチャネルトランジ
スタ１３はストレスモード信号／ＳＭに応答してオンす
るため基準電圧ライン７の電位は高レベル（外部電源電
圧レベル）になる。ストレスモード時における以後の動
作は、第１ないし第７の実施例と同様であり、その説明
は省略する。
ド信号／ＳＭが低レベルであるため、基準電圧発生回路
４は非活性化状態にされる。一方、Ｐチャネルトランジ
スタ１３はストレスモード信号／ＳＭに応答してオンす
るため基準電圧ライン７の電位は高レベル（外部電源電
圧レベル）になる。ストレスモード時における以後の動
作は、第１ないし第７の実施例と同様であり、その説明
は省略する。
【００７２】図９は、この発明の第９の実施例を示す回
路図である。図９に示す内部降圧回路と図１に示す内部
降圧回路とが異なるところは、プルアップ回路が省略さ
れ、電圧Ｖｓを発生するレベルシフタ回路３に代えて、
電圧ＶｓとＰＭＯＳトランジスタのしきい値電圧を出力
することのできるレベルシフタ回路３１が設けられてい
ることである。
路図である。図９に示す内部降圧回路と図１に示す内部
降圧回路とが異なるところは、プルアップ回路が省略さ
れ、電圧Ｖｓを発生するレベルシフタ回路３に代えて、
電圧ＶｓとＰＭＯＳトランジスタのしきい値電圧を出力
することのできるレベルシフタ回路３１が設けられてい
ることである。
【００７３】レベルシフタ回路３１は、２つの電極と１
つの制御電極を有するＰチャネルトランジスタ１４およ
び１５と、インバータ９３とを含む。Ｐチャネルトラン
ジスタ１４は、その一方電極が内部電源電圧線２に接続
され、この他方電極がＰチャネルトランジスタ１５の一
方電極に接続され、そのゲート電極がインバータ９３の
出力に接続される。Ｐチャネルトランジスタ１５は、そ
の他方電極が接地電位に接続され、そのゲート電極が接
地電位に接続される。インバータ９３は、その入力端子
がストレスモード信号／ＳＭを受けるように接続され、
その出力端子がＰチャネルトランジスタ１４のゲート電
極に接続される。Ｐチャネルトランジスタ１４と１５と
の接続点は差動増幅回路５に接続される。
つの制御電極を有するＰチャネルトランジスタ１４およ
び１５と、インバータ９３とを含む。Ｐチャネルトラン
ジスタ１４は、その一方電極が内部電源電圧線２に接続
され、この他方電極がＰチャネルトランジスタ１５の一
方電極に接続され、そのゲート電極がインバータ９３の
出力に接続される。Ｐチャネルトランジスタ１５は、そ
の他方電極が接地電位に接続され、そのゲート電極が接
地電位に接続される。インバータ９３は、その入力端子
がストレスモード信号／ＳＭを受けるように接続され、
その出力端子がＰチャネルトランジスタ１４のゲート電
極に接続される。Ｐチャネルトランジスタ１４と１５と
の接続点は差動増幅回路５に接続される。
【００７４】次に動作について説明する。まず、ノーマ
ルモード時にはストレスモード信号／ＳＭは高レベルで
あり、Ｐチャネルトランジスタ１４および１５はともに
オンしているため、その抵抗分割により、内部電源電圧
のレベルは降下される。それにより、電圧Ｖｓの値が決
定される。また、基準電圧発生回路４はある一定の値で
ある基準電圧Ｖｒｅｆを発生している。したがって、レ
ベルシフタ回路３によりレベルダウンされた電圧Ｖｓの
レベルが、基準電圧Ｖｒｅｆより低いときには、差動増
幅回路５の出力は低レベルとなる。この低レベルの出力
に応答してＰチャネルトランジスタ６がオンし、外部電
源電圧線１と内部電源電圧線２とが接続される。また、
内部電源電圧が高くなると、レベルシフタ回路３によっ
てレベルダウンされた電圧Ｖｓのレベルが基準電圧Ｖｒ
ｅｆよりも高くなる。この場合には、差動増幅回路５の
出力は高レベルとなり、Ｐチャネルトランジスタ６がオ
フし、外部電源電圧線１と内部電源電圧線２とが切り離
される。
ルモード時にはストレスモード信号／ＳＭは高レベルで
あり、Ｐチャネルトランジスタ１４および１５はともに
オンしているため、その抵抗分割により、内部電源電圧
のレベルは降下される。それにより、電圧Ｖｓの値が決
定される。また、基準電圧発生回路４はある一定の値で
ある基準電圧Ｖｒｅｆを発生している。したがって、レ
ベルシフタ回路３によりレベルダウンされた電圧Ｖｓの
レベルが、基準電圧Ｖｒｅｆより低いときには、差動増
幅回路５の出力は低レベルとなる。この低レベルの出力
に応答してＰチャネルトランジスタ６がオンし、外部電
源電圧線１と内部電源電圧線２とが接続される。また、
内部電源電圧が高くなると、レベルシフタ回路３によっ
てレベルダウンされた電圧Ｖｓのレベルが基準電圧Ｖｒ
ｅｆよりも高くなる。この場合には、差動増幅回路５の
出力は高レベルとなり、Ｐチャネルトランジスタ６がオ
フし、外部電源電圧線１と内部電源電圧線２とが切り離
される。
【００７５】次に、ストレスモード時には、ストレスモ
ード信号／ＳＭが低レベルであるため、Ｐチャネルトラ
ンジスタ１４はオフし、Ｐチャネルトランジスタ１５は
オンしているため、レベルシフタ回路３の出力Ｖｓは、
Ｐチャネルトランジスタ１５のしきい値電圧のレベルと
なる。また、基準電圧発生回路４により一定の値である
基準電圧Ｖｒｅｆが発生されているが、この基準電圧Ｖ
ｒｅｆの値が電圧Ｖｓ（しきい値電圧Ｖｔｐ）の値より
も大きい値に設定されていると、差動増幅回路５の出力
は低レベルとなりＰチャネルトランジスタ６は常にオン
する。それによって外部電源電圧線１と内部電源電圧線
２とが接続される。
ード信号／ＳＭが低レベルであるため、Ｐチャネルトラ
ンジスタ１４はオフし、Ｐチャネルトランジスタ１５は
オンしているため、レベルシフタ回路３の出力Ｖｓは、
Ｐチャネルトランジスタ１５のしきい値電圧のレベルと
なる。また、基準電圧発生回路４により一定の値である
基準電圧Ｖｒｅｆが発生されているが、この基準電圧Ｖ
ｒｅｆの値が電圧Ｖｓ（しきい値電圧Ｖｔｐ）の値より
も大きい値に設定されていると、差動増幅回路５の出力
は低レベルとなりＰチャネルトランジスタ６は常にオン
する。それによって外部電源電圧線１と内部電源電圧線
２とが接続される。
【００７６】図１０はこの発明の第１０実施例を示す回
路図である。図１０に示す内部降圧回路と図９に示す内
部降圧回路とが異なるところは、電圧ＶｓまたはＶｔｐ
（ｐチャネルトランジスタのしきい値電圧）を発生する
レベルシフタ回路に代えて電圧Ｖｓまたは接地電位ＧＮ
Ｄを出力するレベルシフタ回路３２が設けられているこ
とである。レベルシフタ回路３２は、図９に示したレベ
ルシフタ回路にさらにＮチャネルトランジスタ１７およ
びインバータ９４が追加されている。Ｎチャネルトラン
ジスタ１７は、その一方電極が差動増幅回路５に接続さ
れ、その他方電極は接地電位に接続され、そのゲート電
極がインバータ９４に接続されている。インバータ９４
はストレスモード信号／ＳＭを受けるように接続されい
る。
路図である。図１０に示す内部降圧回路と図９に示す内
部降圧回路とが異なるところは、電圧ＶｓまたはＶｔｐ
（ｐチャネルトランジスタのしきい値電圧）を発生する
レベルシフタ回路に代えて電圧Ｖｓまたは接地電位ＧＮ
Ｄを出力するレベルシフタ回路３２が設けられているこ
とである。レベルシフタ回路３２は、図９に示したレベ
ルシフタ回路にさらにＮチャネルトランジスタ１７およ
びインバータ９４が追加されている。Ｎチャネルトラン
ジスタ１７は、その一方電極が差動増幅回路５に接続さ
れ、その他方電極は接地電位に接続され、そのゲート電
極がインバータ９４に接続されている。インバータ９４
はストレスモード信号／ＳＭを受けるように接続されい
る。
【００７７】次に、動作について説明する。まず、ノー
マルモード時には、ストレスモード信号／ＳＭは高レベ
ルであり、Ｐチャネルトランジスタ１４および１５は、
ともにオンし、Ｎチャネルトランジスタ１７はオフして
いる。したがって、レベルシフタ回路３２の出力電圧Ｖ
ｓは、Ｐチャネルトランジスタ１４および１５の抵抗分
割により、内部電源電圧のレベルはレベルダウンされ、
Ｖｓの値が決定される。ノーマルモード時における以後
の動作は第９実施例と同様でありその説明は省略する。
マルモード時には、ストレスモード信号／ＳＭは高レベ
ルであり、Ｐチャネルトランジスタ１４および１５は、
ともにオンし、Ｎチャネルトランジスタ１７はオフして
いる。したがって、レベルシフタ回路３２の出力電圧Ｖ
ｓは、Ｐチャネルトランジスタ１４および１５の抵抗分
割により、内部電源電圧のレベルはレベルダウンされ、
Ｖｓの値が決定される。ノーマルモード時における以後
の動作は第９実施例と同様でありその説明は省略する。
【００７８】次に、ストレスモード時には、ストレスモ
ード信号／ＳＭが低レベルであるため、Ｐチャネルトラ
ンジスタ１４および１５はオフし、Ｎチャネルトランジ
スタ１７がオンしている。このため、レベルシフタ回路
３２の出力電圧Ｖｓは低レベル（グランドレベル）にな
り、基準電圧Ｖｒｅｆの値よりも小さくなるため、差動
増幅回路５の出力は低レベルとなる。この低レベルの出
力に応答してＰチャネルトランジスタ６は常にオンし、
外部電源電圧線１と内部電源電圧線２とが接続される。
ード信号／ＳＭが低レベルであるため、Ｐチャネルトラ
ンジスタ１４および１５はオフし、Ｎチャネルトランジ
スタ１７がオンしている。このため、レベルシフタ回路
３２の出力電圧Ｖｓは低レベル（グランドレベル）にな
り、基準電圧Ｖｒｅｆの値よりも小さくなるため、差動
増幅回路５の出力は低レベルとなる。この低レベルの出
力に応答してＰチャネルトランジスタ６は常にオンし、
外部電源電圧線１と内部電源電圧線２とが接続される。
【００７９】図１１は、この発明の第１１実施例を示す
回路図である。図１１に示す内部降圧回路と図１に示す
内部降圧回路とが異なるところは、常時活性化される差
動増幅回路に代えて、ストレスモード信号／ＳＭにより
非活性状態にされる差動増幅回路５が設けられ、かつス
トレスモード信号／ＳＭに応答してＰチャネルトランジ
スタ６を常にオン状態にするための回路５１が設けられ
ていることである。回路５１は、Ｎチャネルトランジス
タ１８およびインバータ９５を含む。Ｎチャネルトラン
ジスタ１８はその一方電極がＰチャネルトランジスタ６
のゲート電極に接続され、その他方電極は接地端子に接
続され、そのゲート電極がインバータ９５の出力に接続
される。インバータ９５は、ストレスモード信号／ＳＭ
を受けるように接続される。
回路図である。図１１に示す内部降圧回路と図１に示す
内部降圧回路とが異なるところは、常時活性化される差
動増幅回路に代えて、ストレスモード信号／ＳＭにより
非活性状態にされる差動増幅回路５が設けられ、かつス
トレスモード信号／ＳＭに応答してＰチャネルトランジ
スタ６を常にオン状態にするための回路５１が設けられ
ていることである。回路５１は、Ｎチャネルトランジス
タ１８およびインバータ９５を含む。Ｎチャネルトラン
ジスタ１８はその一方電極がＰチャネルトランジスタ６
のゲート電極に接続され、その他方電極は接地端子に接
続され、そのゲート電極がインバータ９５の出力に接続
される。インバータ９５は、ストレスモード信号／ＳＭ
を受けるように接続される。
【００８０】動作においてノーマルモード時には、スト
レスモード信号／ＳＭは高レベルであり、Ｎチャネルト
ランジスタ１８は、オフしている。差動増幅回路５は、
ストレスモード信号／ＳＭが高レベルのときに活性化さ
れ、低レベルのときに非活性化される。ノーマルモード
時においては、ストレスモード信号／ＳＭは高レベルで
あり、差動増幅回路５は活性状態である。よって、ノー
マルモード時におけるその他の動作については実施例１
ないし１０で述べたのと同様であるためその説明は省略
する。
レスモード信号／ＳＭは高レベルであり、Ｎチャネルト
ランジスタ１８は、オフしている。差動増幅回路５は、
ストレスモード信号／ＳＭが高レベルのときに活性化さ
れ、低レベルのときに非活性化される。ノーマルモード
時においては、ストレスモード信号／ＳＭは高レベルで
あり、差動増幅回路５は活性状態である。よって、ノー
マルモード時におけるその他の動作については実施例１
ないし１０で述べたのと同様であるためその説明は省略
する。
【００８１】次にストレスモード時には、ストレスモー
ド信号／ＳＭは低レベルであり、基準電圧発生回路４に
より発生される基準電圧Ｖｒｅｆおよびレベルシフタ回
路３により出力される電圧Ｖｓの値に関係なく差動増幅
回路て５は非活性状態となる。Ｎチャネルトランジスタ
１８は、ストレスモード信号／ＳＭに応答してオンし、
低レベルの信号を出力する。この低レベルの信号に応答
してＰチャネルトランジスタ６は常にオンし、外部電源
電圧線１と内部電源電圧線２とが接続される。
ド信号／ＳＭは低レベルであり、基準電圧発生回路４に
より発生される基準電圧Ｖｒｅｆおよびレベルシフタ回
路３により出力される電圧Ｖｓの値に関係なく差動増幅
回路て５は非活性状態となる。Ｎチャネルトランジスタ
１８は、ストレスモード信号／ＳＭに応答してオンし、
低レベルの信号を出力する。この低レベルの信号に応答
してＰチャネルトランジスタ６は常にオンし、外部電源
電圧線１と内部電源電圧線２とが接続される。
【００８２】図１２はこの発明の第１２実施例を示す回
路図である。図１２に示す内部降圧回路と図１１に示す
内部降圧回路とが異なるところは、差動増幅回路５とＰ
チャネルトランジスタ６との間をオン／オフするための
ＣＭＯＳトランスファゲート１６およびインバータ９６
が設けられ、かつ差動増幅回路５が常時活性状態にされ
ていることである。
路図である。図１２に示す内部降圧回路と図１１に示す
内部降圧回路とが異なるところは、差動増幅回路５とＰ
チャネルトランジスタ６との間をオン／オフするための
ＣＭＯＳトランスファゲート１６およびインバータ９６
が設けられ、かつ差動増幅回路５が常時活性状態にされ
ていることである。
【００８３】次に動作について説明する。まずノーマル
モード時においてストレスモード信号／ＳＭは高レベル
であり、Ｎチャネルトランジスタ１８はオフしており、
ＣＭＯＳトランスファゲート１６はオンしている。よっ
て、ノーマルモード時における以後の動作は第１実施例
ないし第１１実施例で述べたのと同様である。
モード時においてストレスモード信号／ＳＭは高レベル
であり、Ｎチャネルトランジスタ１８はオフしており、
ＣＭＯＳトランスファゲート１６はオンしている。よっ
て、ノーマルモード時における以後の動作は第１実施例
ないし第１１実施例で述べたのと同様である。
【００８４】次に、ストレスモード時には、ストレスモ
ード信号／ＳＭが低レベルであり、Ｎチャネルトランジ
スタ１８はオンしＣＭＯＳトランスファゲート１６はオ
フしている。このため、基準電圧発生回路４により発生
される基準電圧Ｖｒｅｆやレベルシフタ回路３の出力電
圧Ｖｓの値に関係なく、Ｐチャネルトランジスタ６は常
にオンする。それにより、外部電源電圧線１と内部電源
電圧線とを接続することができる。
ード信号／ＳＭが低レベルであり、Ｎチャネルトランジ
スタ１８はオンしＣＭＯＳトランスファゲート１６はオ
フしている。このため、基準電圧発生回路４により発生
される基準電圧Ｖｒｅｆやレベルシフタ回路３の出力電
圧Ｖｓの値に関係なく、Ｐチャネルトランジスタ６は常
にオンする。それにより、外部電源電圧線１と内部電源
電圧線とを接続することができる。
【００８５】
【発明の効果】以上説明したように、この発明によれ
ば、１つのスイッチング手段によりノーマルモード時に
外部電源電圧線と内部電源電圧線との間をオン／オフす
ることができ、かつストレスモード時に外部電源電圧線
と内部電源電圧線とを常に接続することができる。した
がって、従来よりも内部降圧回路の面積を小さくするこ
とができ、ひいては半導体記憶装置の面積を小さくする
ことができる。
ば、１つのスイッチング手段によりノーマルモード時に
外部電源電圧線と内部電源電圧線との間をオン／オフす
ることができ、かつストレスモード時に外部電源電圧線
と内部電源電圧線とを常に接続することができる。した
がって、従来よりも内部降圧回路の面積を小さくするこ
とができ、ひいては半導体記憶装置の面積を小さくする
ことができる。
【００８６】また、ストレスモード時であっても、スイ
ッチング手段、レベル降下手段、基準電圧発生手段およ
び制御手段のすべてを活性化することができ、これらの
すべての手段に対しストレスをかけることができる。
ッチング手段、レベル降下手段、基準電圧発生手段およ
び制御手段のすべてを活性化することができ、これらの
すべての手段に対しストレスをかけることができる。
【図１】半導体記憶装置の内部降圧回路の一実施例を示
す回路図である。
す回路図である。
【図２】この発明の第２の実施例を示す回路図である。
【図３】この発明の第３の実施例を示す回路図である。
【図４】この発明の第４の実施例を示す回路図である。
【図５】この発明の第５の実施例を示す回路図である。
【図６】この発明の第６の実施例を示す回路図である。
【図７】この発明の第７の実施例を示す回路図である。
【図８】この発明の第８の実施例を示す回路図である。
【図９】この発明の第９の実施例を示す回路図である。
【図１０】この発明の第１０の実施例を示す回路図であ
る。
る。
【図１１】この発明の第１１の実施例を示す回路図であ
る。
る。
【図１２】この発明の第１２の実施例を示す回路図であ
る。
る。
【図１３】内部降圧回路の特性を示すグラフである。
【図１４】バーンインテスト時における外部電源電圧と
内部電源電圧との関係を示すグラフである。
内部電源電圧との関係を示すグラフである。
【図１５】ストレスモード機能を有する半導体記憶装置
の一例を示す概略ブロック図である。
の一例を示す概略ブロック図である。
【図１６】内部電源電圧と外部電源電圧とを等しくする
機能を有する従来の内部降圧回路を示す回路図である。
機能を有する従来の内部降圧回路を示す回路図である。
１ 外部電源電圧線 ２ 内部電源電圧線 ３ レベルシフタ回路 ４ 基準電圧発生回路 ５ 差動増幅回路 ６ Ｐチャネルトランジスタ ７ 基準電圧ライン ４１ プルアップ回路
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/10 481 G01R 31/28 H01L 21/66
Claims (5)
- 【請求項１】 内部記憶回路と、外部電源電圧を降下さ
せて内部電源電圧を発生し前記内部記憶回路に供給する
内部降圧回路とを備えた半導体記憶装置であって、 前記内部降圧回路は、外部電源電圧を前記内部記憶回路
に与えるストレスモードテスト機能を有し、 前記外部電源電圧を供給する外部電源電圧線と前記内部
電源電圧を供給する内部電源電圧線との間をオン／オフ
する１つのスイッチング手段、 前記内部電源電圧のレベルを降下させるレベル降下手
段、 前記内部電源電圧のレベルを一定にするための基準電圧
を発生する基準電圧発生手段、および前記基準電圧発生
手段により発生された基準電圧と前記レベル降下手段に
より降下された内部電源電圧とを比較し、比較結果に基
づいて前記スイッチング手段をオン／オフ制御する制御
手段を含み、 前記スイッチング手段は、ストレスモード時には、常時
オン状態にされることを特徴とする半導体記憶装置。 - 【請求項２】 内部記憶回路と、外部電源電圧を降下
させて内部電源電圧を発生し前記内部記憶回路に供給す
る内部降圧回路とを備えた半導体記憶装置であって、 前記内部降圧回路は、外部電源電圧を前記内部記憶回路
に与えるストレスモードテスト機能を有し、 前記外部電源電圧を供給する外部電源電圧線と前記内部
電源電圧を供給する内部電源電圧線との間をオン／オフ
する１つのスイッチング手段、 前記内部電源電圧のレベルを降下させるレベル降下手
段、 前記内部電源電圧を一定にするための第１の基準電圧を
発生する基準電圧発生手段、 ストレスモード時に前記第１の基準電圧をプルアップし
て前記レベル降下手段により降下された内部電源電圧よ
りも高い電位の第２の基準電圧を発生するプルアップ手
段、および前記発生された第１または第２の基準電圧と
前記降下された内部電源電圧とを比較し、前記第１また
は第２の基準電圧が前記降下された内部電源電圧よりも
高い場合には、前記スイッチング手段をオン状態にし、
前記第１または第２の基準電圧が前記降下された内部電
源電圧よりも低い場合には、前記スイッチング手段をオ
フ状態にする制御手段を含むことを特徴とする半導体記
憶装置。 - 【請求項３】 内部記憶回路と、外部電源電圧を降下
させて内部電源電圧を発生し前記内部記憶回路に供給す
る内部降圧回路とを備えた半導体記憶装置であって、 前記内部降圧回路は、外部電源電圧を前記内部記憶回路
に与えるストレスモードテスト機能を有し、 前記外部電源電圧を供給する外部電源電圧線と前記内部
電源電圧を供給する内部電源電圧線との間をオン／オフ
する１つのスイッチング手段、 前記内部電源電圧を一定にするための基準電圧を発生す
る基準電圧発生手段、通常動作時には、前記内部電源電
圧のレベルを降下させた第１の電圧に変換し、ストレス
モード時には、前記第１の電圧をさらに降下させて、前
記基準電圧よりも低い電位の第２の電圧に変換するレベ
ル降下手段、および前記発生された基準電圧と前記レベ
ル降下手段により変換された第１または第２の電圧とを
比較し、前記基準電圧が前記第１または第２の電圧より
も高い場合には、前記スイッチング手段をオン状態に
し、前記基準電圧が前記第１または第２の電圧よりも低
い場合には、前記スイッチング手段をオフ状態にする制
御手段を含むことを特徴とする半導体記憶装置。 - 【請求項４】 内部記憶回路と、外部電源電圧を降下さ
せて内部電源電圧を発生し前記内部記憶回路に供給する
内部降圧回路とを備えた半導体記憶装置であって、 前記内部降圧回路は、外部電源電圧を前記内部記憶回路
に与えるストレスモードテスト機能を有し、 前記外部電源電圧を供給する外部電源電圧線と前記内部
電源電圧を供給する内部電源電圧線との間をオン／オフ
する１つのスイッチング手段、 前記内部電源電圧のレベルを降下させるレベル降下手
段、 前記内部電源電圧のレベルを一定にするための基準電圧
を発生する基準電圧発生手段、 前記基準電圧発生手段により発生された基準電圧と前記
レベル降下手段により降下された内部電源電圧とを比較
し、比較結果に基づいて前記スイッチング手段をオン／
オフ制御する第１の制御手段、および外部的に発生され
るストレスモード信号に応答して、前記スイッチング手
段を常時オン状態にする第２の制御手段を含み、 ストレスモード時には前記レベル降下手段、基準電圧発
生手段および第１の制御手段のいずれか一つが非活性状
態にされることを特徴とする半導体記憶装置。 - 【請求項５】 内部記憶回路と、外部電源電圧を降下さ
せて内部電源電圧を発生し前記内部記憶回路に供給する
内部降圧回路とを備えた半導体記憶装置であって、 前記内部降圧回路は、外部電源電圧を前記内部記憶回路
に与えるストレスモードテスト機能を有し、 前記外部電源電圧を供給する外部電源電圧線と前記内部
電源電圧を供給する内部電源電圧線との間をオン／オフ
する１つのスイッチング手段、 前記内部電源電圧のレベルを降下させるレベル降下手
段、 前記内部電源電圧のレベルを一定にするための基準電圧
を発生する基準電圧発生手段、 前記基準電圧発生手段により発生された基準電圧と前記
レベル降下手段により降下された内部電源電圧とを比較
し、比較結果に基づいて前記スイッチング手段をオン／
オフ制御する第１の制御手段、および外部的に発生され
るストレスモード信号に応答して、前記スイッチング手
段を常時オン状態にする第２の制御手段、 前記第１の制御手段と前記第２の制御手段との間に接続
され、前記ストレスモード信号に応答してスイッチオフ
する手段を含むことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4175244A JP2865486B2 (ja) | 1992-07-02 | 1992-07-02 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4175244A JP2865486B2 (ja) | 1992-07-02 | 1992-07-02 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0621376A JPH0621376A (ja) | 1994-01-28 |
| JP2865486B2 true JP2865486B2 (ja) | 1999-03-08 |
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ID=15992784
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4175244A Expired - Lifetime JP2865486B2 (ja) | 1992-07-02 | 1992-07-02 | 半導体記憶装置 |
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1992
- 1992-07-02 JP JP4175244A patent/JP2865486B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
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Legal Events
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