JPH02189979A - 静電誘導型スイッチング素子及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体基板中に埋込まれたゲート領域を有す
る静電誘導型スイッチング素子及びその製造り法に関す
るものぐある。

〔従来の技術〕

第５図は静電誘導型トランジスタ（以下、［Ｓ１１ヘラ
ンジスタ」という。）、静電誘導型サイリスク（以下、
ｒＳＩザイリスタ１という。）等の、従来の埋込みゲー
ト構造の静電誘導型スイツヂング素子（以下、「Ｓｌ素
子」という。）のゲート構造を示す断面図である。同図
に示すように、ｒ）基板１の」二層部に選択的不純物拡
散によりｐゲート領域５　（５ａ、５ｂ）が形成されて
いる。

ｎ−基板１の領域１ａ上にはｎ丁ピタキシャル層２が形
成され、ｐ４ゲート領域５ａを埋込んでいる。したがっ
て、ｐ＋ゲグー領域５間のｎ　基板１及びｎエピタキシ
ャル層２がチャネル領域８となっている。

ｐ４ゲート領ｈｉｌｔ　５　ｂ　十、に【まグー１−メ
タル電極３が形成されている。またｎエピタキシャル層
２十はｎ＋カソード領域４が形成され、ｎ１カソード領
域４上にはカソードメタル電極６が形成されている。な
Ｊ３、ゲートメタル電極３とｎ　Ｅｌピタキシャル層２
．ｎ４カソード領ｊ或４及びカソードメタル電極６とは
ｎエピタキシャル層２及びｎ１カソード領域４の端部に
形成された絶縁膜７により絶縁されている。また各ｐ＋
ゲグー領［５は図示とは異なる断面で形成された不純物
拡散層によりつながっている。

第６図は表面ゲート構造の８１素子のゲート構造を示す
断面図である。同図に示すように、「１基板１上層部に
選択的不純物拡散によりｐ＋ゲ１へ領［５が深く形成さ
れている。また、ｐ４ゲー１へ領域５間のｎ−基板１の
上層部に選択的不純物拡散によりｎ″カソード領域４が
ｐ＋ゲグー領域５より浅く形成されている。したがって
、ｐ１ゲ１〜領域５間の、ｎ４カソード領域４が形成さ
れていない深い箇所がチャネル領域８となる。

ｐ＋ゲグーへ領Ｖｉ５上にはグー］へメタル電極３が、
ｎ４カソード領域４上にはカソードメタル電８Ａ６がそ
れぞれ形成され、これらの電極３．４は絶縁膜７により
絶縁されている。

第７図は凹溝ゲート構造のＳｌ素子のゲート構造を示す
断面図である。同図に示ずＪ：うにｎ　基板１には多数
の凹溝が形成されている。これらの凹渦トには、溝底部
Ｊζり不純物を拡散することで１ｒ１られるｐＦゲグー
領域５が形成されている。

方、凸部上層部には不純物拡散によりｎ＋カッド領域４
が形成されている。したがって、ｐ１１ゲート領域５が
チャネル領域８となる。

また、ｐ１ゲー１へ領域５上にはゲートメタル電極３が
、ｎ１カソード領域４上にはカソードメタル電極６が形
成されており、ゲートメタル電極３とカソードメタル電
極６とは、凹凸段差部に形成された絶縁膜７により絶縁
されている。

なお、第７図のゲートメタル電極３は配線として機能す
るｂのであるが、ゲートメタル電極３を形成せずゲート
不純物拡散層すなわちｐ＋ゲグー領域５自身をゲート配
線とする構造がとられることもある。

第５図〜第７図に示した構成のＳｌ素子がノマリオン型
の場合において、ゲートメタル電極３どカソードメタル
電極６との間で逆バイアスがかかるようにそれぞれの電
極３．６に電圧を印加すると、チャネル領域８のピンチ
オフによりチャネル領域８を流れる主゛市流は阻止され
、同時にグー１へメタル電極３より過剰の少数キャリヤ
が引出され、Ｓｌ素子はオフ状態となる。一方、グー１
へ。

カソード間にＯあるいは正のバイアスを印加するとチャ
ネル領域８のピンチオフが解（）てチャネル領ｌ１ｉｌ
ｉ８に主電流が流れ、８１索子はオン状ｒＮとなる。

上記したように動作するＳｌ素子のオン、７Ｉフに関係
する特性は、ゲート構造による依存性が大きい。例えば
、少数キャリー７の速い引き出しを行い、高速のターン
オフを達成するためには、ｐ１ゲート領域５の抵抗はで
きるだけ低くする必要がある。

また、ターンオフの高速性及び丙１止できる電流量の大
きさはゲート、カソード間の逆耐圧（どれだ（ブ逆バイ
アスをか１〕られるか）に依存するため、ゲート、カソ
ード間の高逆耐圧性も要求される。

一方、主電流はチャネル領域８を流れることから、オン
、オフ特性の向上には、不純物拡散によるｐ″ゲグー領
ｂＡ５の形成時に決定するチャネル幅及びチャネル長を
精密に］ント］コールする必要性がある。

上記しＩＣスイッヂング特竹の向−１−の外、オン電圧
を低くするために、チャネル数の増大が望まれ、ゲート
構造の微細化が要求されている。

〔発明が解決しようどする課題） 従来のＳｌ素子は以１−のように、主に、埋込みゲート
構造１表面ゲート構造、凹溝ゲート構造の３種類がある
。

第５図で示した埋込みゲート構造のＳｌ素子はｐ＋ゲグ
ー領域５が埋込まれているため、グー１へ。

カソード間の逆耐圧を高くどれる利点があり、またその
構造上、圧接形のパッケージングに右利である。

しかしながら、ｎエピタキシャル層２の形成時における
、欠陥の発生及び地下の高濃度なｐ″ゲグー領域５から
のオートドープを抑制しなければならず、品質のよいｎ
エピタキシャル層２の形成は難しい。したがって、第６
図、第７図で示した表面ゲート構造、凹凸溝グーＩ−構
造のように「）基板１のみで形成される場合に比べ、チ
ャネル領域８の不純物濃度ブ【］フＪ）イルが悪くなる
という問題点があった。また、ｎエピタ４−シＶル層２
の形成時におけるｐ１ゲート領域５からの不純物の浮き
上がり等によってチャネル領域８のチャネル幅、チャネ
ル長を精度よく形成することが難しいという問題点があ
った。

一方、第６図で示した表面ゲート構造のＳ【素子は製造
が容易であるという利点がある。しかしながら、ｐ＋ゲ
グー領域すが「）基板１表面に形成されており、ｎ−基
板１表面のｐｎ接合部に電界集中が起こりやすく、逆耐
圧を高く設定することが困難である。このため、ターン
オフ時に阻止できる電流量が大きくとれないという問題
点があった。

また、第７図で示した凹溝ゲート構造のＳｌ素子は、凹
溝底部からの不純物拡散により、ｐ４ゲト領域５を形成
するため、埋込みゲートＭＩＪ造の８１素子同様、深い
所にｐ＋ケグ−〜領１４５が形成でき、逆耐圧を高くと
れる利点がある。

このＳ１索子のｐ１ゲート領域Ｅ５の形成は、凹溝形成
後、通常のイオン注入、または高温での不純物を含むガ
スによるドーピングにより行っていた。このｐ＋ゲグー
領域５の形成■程では、グト、カソード間の逆耐圧を向
上させるために、凹溝側面方向へｐ型の不純物が拡散し
ないようにする必要がある。このため、ｐ＋ゲグー領域
５の形成に高濃度な不純物拡散を行う場合は、予め側面
のエツチングを大ぎくし、凹凸溝の幅を大きくとり、不
純物の凹部側面への拡散を防ＩＩニジなければならず、
微細化には不適となる。逆に言えば、微細化を図る場合
には、ｐ“ゲート領域５の不純物温度を高くできないと
いう問題点があった。

また、ゲートメタル電極３．カソードメタル電極６間の
短絡を防ぐ目的からも、十分な凹溝の幅を必要どするた
め、ゲートパターン、カソードパターンの微細化が困難
であるという問題点があった。さらに、凹溝ゲート構造
のＳｌ素子は基本的に表面配線構造であり、このＳｌ素
子を、圧接形の素子に適用するのは、十分な絶縁距離１
を保てなくなる恐れがあり、不適当である。前述したよ
うに、この構造で、ゲートメタル電極３にＪ：る配線を
行わない構成のものもあるが、この場合、ブト抵抗を十
分小さくできないという別の問題点が生じてしまう。

この発明は一１記のような問題点を解決り−るためにな
されたもので、ゲート、カソード間の逆耐圧性に優れ、
全チ１１ネル領域を半導体基板を用いて形成でき、該チ
ャネル領域のチャネル長、チャネル幅が精度良く形成で
き、ゲート抵抗が低く、微細化に適した静電誘Ｓ型スイ
ッヂング素子を１ｑることを目的とする。

（課題を解決するための手段） この発明にかかる静電誘導型スイッヂング素子は、第１
および第２の主面を有する第１の導電型の半導体基板と
、前記半導体基根内に埋込まれた第２の導電型の不純物
を含むポリシリコンおよび該ポリシリコンの周囲に形成
された第２の導電ハリの拡散層より成るゲート領域とを
備え、該グー］・領域間の前記半導体基板の部分はチャ
ネル領域として規定され、前記チャネル領域上方の前記
第１の主面上に形成された第１の導電型の第１主電極領
域と、前記第２の主面上に形成された第１あるいは第２
の導電型の第２主電極領域とを備えている。

一方、この発明にかかる静電誘導型スイツヂング素子の
製造方法は、第１および第２の主面を有する第１の導電
型の半導体基板を準備する工程と、前記半導体基板の前
記第１の主面にに、第１の導電型の第１主電極領域を形
成する工程と、前記第１主電極領域おＪ：び前記半導体
基板を選択的に除去し１〜レンヂを形成づる工程と、前
記ｌ−レンチの底部に、第２の導電型の不純物を含むポ
リシリコンを形成する二［稈と、前記ポリシリコンを拡
散源として前記第２の導電型の不純物を拡散し、前記ポ
リシリコンの周囲に拡散層を形成する工程とを備え、前
記拡散層は前記ポリシリコンとともにゲート領域を形成
しており、前記半導体基板の前記第２の主面上に、第１
あるいは第２の導電型の第２の主電極領域を形成する工
程をさらに備えている。

〔作用］ この発明におりるゲート領域は、半導体基板内に埋込ま
れた第２の導電型の不純物を含むポリシリコンと、この
ポリシリコンを拡散源とした拡散に−こり形成可能な拡
散層とからなるため、このゲト領域間の半導体基板の部
分に形成されるチャネル領域は、高精度に形成できる。

〔実施例〕

第１図　（ａ）〜（９）は各々この発明の一実施例て゛
あるＳＩ素子の製造方法を示寸断面図である。以ト、同
図を参照しつつ、その製造方法を説明づる。

まず、ｎ−基板１１十−全面に不純物拡散によりｎ＋カ
ソード領域１２を形成し、さらに、このｎ４カソード領
域１２上に酸化膜１３を熱酸化法により形成する。そし
て、酸化膜１３上にレジストを塗布し、その後レジスト
をパター三ングする。

そして、このレジストをマスクとしてｎ＋カソード領１
ｔｉ１２と酸化膜１３とを選択的にエツチングする。さ
らに同図（ａ）に示すように、同じレジメ］〜をマスク
とじ−Ｃ１ｎ−基板１１に対し異方性工ッチングを施し
、トレンチ１４を形成する。

次にトレンチ１４中に高濃度のｐ型の不純物を含む、い
わゆるドープドポリシリコン１；うを、同図（ｂ）に示
すように埋込む。さらに、表面を平坦化しＩｃ後、ドー
プドポリシリコン１５を含むｎ基板１上全面に熱酸化膜
１６を形成する。このとき、同時に、ポリシリコン１５
を拡散源とした熱拡散により、ｐ＋拡散層１７がポリシ
リコン１５外周に形成される。

そして、酸化膜１６−Ｌにレジスト１８を塗布し、ドー
プドポリシリコン１５の上層部を含み、さらに２・〜３
μ瓦広い領域でレジスト１８をバタングする。その後、
このレジスト１８をマスクとしてエツチングを施し、同
図（Ｃ）に示す」：うに、ドープドポリシリコン１５の
上面よりざらに広い開口部１９を形成する。

さらに、レジス１−１８をマスクとして、ドープドポリ
シリコン１５．ｎ＋カソード領域１２及びｐ＋拡散層１
７に対し異方性エツチングを施し、ドープポリシリコン
１５の上面より広い開口とトレンチ１４より浅い深さと
を有するトレンチ２０を形成する。その結果、同図（ｄ
）に示すように、トレンチ２０の深さまでのドープドポ
リシリコン１５、ｐ＋拡散層１７は除去されることにな
る。

次にトレンチ２０を含むｎ”Ｍ＆１１表面全体を熱酸化
法を施し、酸化膜２１で覆う。さらに、熱処理によりド
ープドポリシリコン１５を拡散源どした不純物拡散によ
り、同図（ｅ）に示すにうに、ｐ４ゲート領域２２を形
成づる。このとぎ、同時に、所望のチャネル幅、チャネ
ル長を有するチャネル領ｔ＃ｉ２３が形成される。

そして、トレンチ２０中にＣＶＤ法等により絶縁物２４
を埋込み、同図（ｆ）に示すように表面を平坦化する。

ざらに、ｎ＋カソード領域１２上の酸化膜２１を選択的
にエツチングし、ｎ＋カソード領域１２の表面を露出さ
せ、カソードコンタクト領域１２ａを形成づ′る。その
後、同図（（＋）に示すようにカソードコンタクト領域
１２ａを介してｎ＋カソード領域１２に電気的に接続さ
れるカソードメタル電極２５を形成する。その結果、こ
の実施例におりるＳｌ素子のゲート、カソード領域は完
成する。そしＵ、ｎ−ｊｌ板１１の裏面に不純物拡散に
より　）アノード領域２７を形成しｐ１７ノード領域２
７上にアノードメタル電極２８を形成づると、第２図で
示づようなＳ　Ｉ　’ｊイリスタが完成する。またｐ１
アノード領域２７をｎ４アノード領域に置き換えるとＳ
Ｉトランジスタとなる。

第３図はこの実施例のＳｌ素子の平面図である。

なお、同図において、２９は図示しない不純物拡散層に
よりｐ＋ゲグー領域２２ど電気的に接続されているゲー
トコンタクｈ領域であり、このゲトコンタクト領１Ｍ２
９上にゲートメタル電極３０が形成されている。また、
３１は絶縁＋１ｕであり、カソードメタル電極２５の下
部に形成されている、。

この平面図の１−１断面が第１図の断面図に相当する。

このように、本実施例のＳｌ素子のｐ　ゲート領ｈｉｉ
２２はｎ　基板１１中に形成されたドープドポリシリコ
ン１５を拡散源とした熱拡散により形成されている。こ
のため、以下に述べるように寸法精度が向上する。

まず、ｐ　ゲート領域２２の厚み制御は、ｐゲート領域
２２の不純物濃度を高くする場合においてもドープドポ
リシリコン１５の不純物濃度を高くすることで容易に行
えるようになった。したがって、トレンチ１４．トレン
チ１４間の間隔を１０〜２０μｍに設定すれば、ｐ型の
不純物を含んだドープドポリシリコン１５を拡散源とし
た熱拡散にＪ：すｐ４ゲート領域２２−　ｐ＋ゲグー領
域２２間のチャネル幅ｄは２〜５μｍの幅（ノーマリオ
ン形のＳｌ素子では最適な幅）で精度良く形成できる。

ところで、一般的なＳｌ素子では、ゲート電圧に対づ−
るそのゲート電圧で阻止可能な定電圧の比（ブロッキン
グゲイン）μは、次の（１）式で決定する。

２　　　　　・・・（１） μ０ｃ−ＬｘＬＧＡ／ｄ なお、ｄはチャネル幅（第１図（ｇ）参照）、ｉ−はチ
ャネル長（第１図（０）参照）、１．、ｏＡはオフ状態
でゲートからアノードに延びる空乏層の厚みである。こ
のブロッキングゲインμが高い程、大電力用途に適づ”
ることになる。

チャネル長１−は、最終的に残るドープドポリシリコン
１５の深さによって決まる。したがって、トレンチ１／
１．２０の深さを適当に設定づれば、所望のチャネル長
１−を得ることができる。例えば素子電圧が１０００Ｖ
、ブロッキングゲインμが１６０〜２００程度の大電力
用途のＳｌ素子では、５μｍ程度のチャネル長りが要求
される。

また、ゲート、カソード間逆耐圧性は、ｐ１ゲト領域２
２の形成される深さ、つまりトレンチ２４の深さにも依
存する。例えばｎ−基板１１の不純物濃度がＩ　Ｘ　１
０　”’／ｃｍ３以下であれば、トレンチ２４の深さが
７〜８μｍで１００Ｖ程度の逆耐圧が得られる。つまり
、１ヘレンヂ２４の深さを適当に設定することで十分な
逆耐圧を得ることができる。

一方、トレンチ１４の幅は、ｐ１ゲー１〜領域２２の抵
抗値に関係し、ゲートからの引出し電流の大きい大電力
用のＳｌ素子では、ｐ１ゲート領域２２の不純物濃度が
１０　　”□　１０２０／ｃｍ３のどぎ、５〜１０μｍ
は必要となる。したがって、前述したように、トレンチ
１４の間隔は１０〜１５μ肌程度であるため、１つのゲ
ート領域と１つのカット領域を１コ−ニットどずれば、
１５〜２５μｍの幅で１ユニツトが形成でき、例えば第
５図で示した従来のＳｌ素子に比べて２へ・３倍以上の
微細化が可能となる。

次に、Ｓｌ素子のｐ＋ゲグー領域２２をｎ　基板１１中
に形成されたドープドポリシリコン１５を拡散源とした
熱拡散により形成したことによる電気特性の向−Ｌにつ
いてのべる。

まず、チャネル領域全体を、丁ピタキシャル層によらず
、ｎＪｉ板１１のみで形成できるため、第５図Ｃ示し１
＝従来のＳｌ素子のＪ、うにチャネル領域の不純物濃度
プロファイルが悪化すること【よない１．その結果、安
定したスイッチング特性、」分なゲート．カソード間の
逆耐圧性及び改善されたブＩ］ツ４−ング特性を高精度
で得ることができる。

さらに、ドープドポリシリコン１５自体が高濃度の不純
物を含／υでおり、グー１−抵抗値を大幅に低減できる
ため、高速なスイッチング特性が得られるとともに、タ
ーンオフ時に過剰な少数キャリアの引出しが確実に行え
る。

また、絶縁物２４をトレンチ２０に埋込むため、ゲート
、カソード間のｐｎ接合による接合容量が減り、ターン
オン、ターンオフの高速化にも右利になる。以上が電気
特性の向上である。

さらに、完成したＳｌ素子は絶縁層２４により平坦化さ
れているため、第５図で示した従来の埋込みゲート構造
のＳｌ素子同様に、圧接形の素子としても用いることが
できる。

第４図　（ａ）〜（ｈ）は各々この発明の他の実施例で
あるＳｌ素子の製造方法を示Ｊ−断面図ぐある。

以下、同図を参照しつつ、その製造方法を説明する。

まず、ｎｌ板１１上全面にｎ１カソード領域１２を形成
し、さらに、このｎ４カソード領域１２上に酸化膜１３
を熱酸化法により形成する。そして、酸化膜１３十にレ
ジス；へ塗布し、イの後レジスＩ〜をパターニングする
。その後、このレジス１へをマスクとしてｎ４カソード
領域１２と酸化膜１３とを選択的にエツチングし、さら
に同図（ａ）に示すように、同じレジメ］〜をマスクと
して、ｎ基板１に対し貸方層エツチングを施しｉ〜レン
チ１４を形成する。

次に１へレンチ１４中に高濃度の不純物を含むドードポ
リシリコン１５を、同図（ｂ）に示すように埋込む。さ
らに、表面を平坦化した後、ドープドポリシリ−１ン１
５を含むｎ−Ｕｉ板１１−ト全面に熱酸化膜１６を形成
する。このとぎ、同時にドープドポリシリコン１５を拡
散源とした熱拡散にＪ：す、ρ１拡散層１７がドープド
ポリシリ−］コン５の外周に形成される。

ぞして、酸化膜１６上にレジ］・ス１８を塗布し、ドー
プドポリシリコン１５の上面を含み、さらに２〜３μｍ
広い領域にレジスト１８をパターニングし、このレジス
ト１８をマスクとしてエツチングを施し、同図（Ｃ）に
示すように、ドープドポリシリコン１５の上面よりさら
に広い開口部１９を形成する。

次に、レジメ１〜１８をマスクとして、ドープドポリシ
リコン１５．ｎ＋カソード領域１２及びｐ“拡散層１７
に対し、テーパーエツチングを施し、ドープドポリシリ
コン１５の上面より開口が大きく、底部がドープドポリ
シリコン１５の上面程度で、トレンチ１４より浅いトレ
ンチ２０を形成づる。その結果、同図（ｄ）に示すよう
に、トレンチ２０の深さまでのポリシリコン１５．ｐ”
拡散層１７はほぼ除去されることになる。

次にトレンチ２０を含むｎ−基基板１面熱酸化法により
酸化膜２１で覆う。ざらに、熱処理によりドープドポリ
シリコン１５を拡散源とした、不純物拡散により、同図
（ｅ）に示すように、ｐ４ゲート領域２２を形成する１
，このとぎ、同時に所望のチャネル幅，ヂ１７ネル長を
有するチャネル領域２３が形成される。

その後、ポリシリコン１５表面を、エツチング等により
露出させ、同図（ｆ）に示ずにうに、ポリシリ：コン１
５の露出部上にメタルシリサイド等の導電層２６を形成
する。このとき、トレンチ２０が７−パー状に形成され
ているので、Ｓ電層をトレンチ２０を含むｎ−基板１全
面に形成後エツチングを行う等ににり容易にポリシリコ
ン１５の露出表面上、つまりトレンチ２０の底部に導電
層２６を形成できる。

そして、１ヘレンヂ２０中の導電層２６十にＣＶＤ法等
により絶縁物２４を埋込み、同図（０）に示すように表
面を平坦化する。さらに、ｎ　カッド領域１２圭の酸化
膜２１を選択的にエツチングし、カソード領域１２の表
面を露出させ、カソードコンタクト領域１２ａを形成す
る。その後、同図（ｉｆ）に示すように、カソードコン
タク１〜領域１２ａを介しでｎ１カソード領域１２に電
気的に接続されるカソードメタル電極２５を形成し、伯
の実施例におけるＳｌ素子のゲート、カソード領域は完
成する。

このＳｌ素子は、第１図〜第３図で示した実施例のＳｌ
素子の効果に加え、さらにゲート抵抗を低減づ−ること
ができる効果がある。

なお、これらの実施例では、Ｓｔサイリスタや５ｌｌ−
ランジスタのゲートｚ−Ｈ６に関し−（述べたが、ジャ
ンクション「Ｆ　Ｔ　、パーミアブルベースｌ−ランラ
スタのグー］へ構造にも適用可能Ｃある。つまり、本明
細書にＪ３りる静電誘導型スイッチング素子とは、電流
制御機構が静電誘導によって行われる全てのスイッチン
グ素子を包含している。

また、これらの実施例でＣよ、主に大電力用のＳｌ索子
について述べたが弱電力用のＳｌ索子のＩＣにも適用す
ることができるのは勿論である。

〔発明の効果） 以上説明したように、この発明によれば、ブト領域は、
半導体基板内に埋込まれｌご第２の導電型の不純物を含
むポリシリコンと、このポリシリコンを拡散源とした拡
散により形成可能な拡散層とからなるため、逆耐圧性に
優れ、全ヂ１７ネル領域を半導体基板を用いて形成でき
、該チャネル領域のチャネル長、ヂトネル幅が精度良く
形成できる。さらに、ゲート抵抗がイルくなるとどもに
、微細化に適づるという効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例であるＳｌ索子の製造方法
を丞す断面図、第２図はＳｌザイリスタの断面図、第３
図は第１図の実施例のＳｌ素子の平面図、第４図はこの
発明の他の実施例であるＳ１素子の製造方法を示す断面
図、第５図は従来の埋込みグー１゛・構造のＳｌ素子を
示す断面図、第６図は従来の平面構造のＳｌ索子を示覆
−断面図、第７図は従来の凹）１４ゲート構造のＳ［素
子を示Ｊ断面図である。 図において、１２はｎ＋カソード領域、１５はドープド
ポリシリコン、２２はｐ４ゲー］・領域、２３はチャネ
ル領域である。 なＡ３、各図中同一符号は同一または相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）第１および第２の主面を有する第１の導電型の半
   導体基板と、 前記半導体基板内に埋込まれた第２の導電型の不純物を
   含むポリシリコンおよび該ポリシリコンの周囲に形成さ
   れた第２の導電型の拡散層より成るゲート領域とを備え
   、該ゲート領域間の前記半導体基板の部分はチャネル領
   域として規定され、前記チャネル領域上方の前記第１の
   主面上に形成された第１の導電型の第１主電極領域と、
   前記第２の主面上に形成された第１あるいは第２の導電
   型の第２主電極領域とを備える静電誘導型スイッチング
   素子。
2. （２）第１および第２の主面を有する第１の導電型の半
   導体基板を準備する工程と、 前記半導体基板の前記第１の主面上に、第１の導電型の
   第１主電極領域を形成する工程と、前記第１主電極領域
   および前記半導体基板を選択的に除去しトレンチを形成
   する工程と、 前記トレンチの底部に、第２の導電型の不純物を含むポ
   リシリコンを形成する工程と、 前記ポリシリコンを拡散源として前記第２の導電型の不
   純物を拡散し、前記ポリシリコンの周囲に拡散層を形成
   する工程とを備え、前記拡散層は前記ポリシリコンとと
   もにゲート領域を形成しており、 前記半導体基板の前記第２の主面上に、第１あるいは第
   ２の導電型の第２の主電極領域を形成する工程をさらに
   備える静電誘導型スイッチング素子の製造方法。