JPH02189016A - プログラム可能なディジタルフィルタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は広帯域電気信号に対するプログラム可能なディ
ジタルフィルタに関するものであり、特に広範囲の応用
に対して有限インパルス応答（Ｆ　Ｉ　Ｒ）を持つ非繰
り返し形ディジタルフィルタに係る。

［従来の技術］ 公知のディジタルフィルタは乗算と加算に関する所要の
算術演算を実施する場合の２つの可能な方式のいずれか
に基づくもので、その１つは時分割で動作する通常のプ
ロセッサを用いるものと、他は専用の「配線」形又は「
ハードウェア」形の並列構造を用いるものとである。

Ｃ発明が解決しようとしている課題］ これら２つの方式のうち、第１の形は低速形のフィルタ
となり、従って上限周波数が低くなる。また、専用構造
に基づく商用フィルタも依然として信号処理速度、タッ
プ数および周辺システム条件の変化に対する適応性に多
くの制限をもっている。

本発明の目的は集積回路で実行可能で複雑度の等価な既
存ディジタルフィルタより高速かつ高性能を有し、更に
簡潔かつ均一な回路構造を有し従ってＶＬＳＩ集積回路
として容易に実現可能な上記記載の種類のプログラム可
能なディジタルフィルタを提供することにある。

本発明の他の目的は、相異る応答と機能性を与えるため
の再プログラム可能な構造を有し、特に簡単なプログラ
ミングにより最小のシリコン占有面積の下で偶数又は奇
数形、或いは中心係数あり又はなしの半帯域フィルタ、
対称フィルタ又は非対称フィルタを提供することにある
。

［課題を解決するための手段］ 上記の目的および下記の記述で明らかになる諸々の利点
は各々第１の入力、第２の入力及び出力を有し、各加算
器の並列出力が従属する加算器の第１の入力に各遅延要
素を介して接続される複数個の並列加算器を有し、各加
算器の第２の入力が複数個のメモリーバンクの１つの出
力に並列に接続され、各メモリーバンクは複数個のアド
レス可能なメモリーセルを有し、該アドレス入力は濾波
されるべ幹すンプル化ディジタル侶号によって駆動しう
るものであり、かつ各バンクのメモリーセルが予め設定
された係数と上記セルのアドレスの積に等しいディジタ
ル値を有することを特徴とするプログラム可能なディジ
タルフィルタの発明により達成される。

［実　施　例］ 添付図面について本発明の望ましい実施例に関する詳細
な説明を行うがこれは例示として与えられるに過ぎず、
本発明はこれに限定されるものではない。

第１図は複数の可能な周知の標準構造のいずれかに従う
ディジタルＦＩＲフィルタのブロック回路図である。入
力信号のサンプル値ｘＫがクロックのタイミングで入力
ラインＬｌに供給され、この入力ラインＬｉは乗算器１
０゜１２、・・・１４の配列の第１入力の各々に接続さ
れる。また第１番目のインパルス応答係数ｈｌ　、ｈ、
、・・・ｈ２ｎがディジタルフィルタの専門家に周知の
方法で上記乗算器の第２入力に供給される。出力ＵＩ　
＋　Ｕ２　＊・・・Ｕｌｌは加算器２０．２２．・・・
、２４の配列の各第１入力に供給され（最低標数の加算
器から出発して）各加算器の第２の入力に遅延要素３０
，３２．・・・３４の各々を介して先行加算器の出力が
加えられ、遅延要素のすべてはクロック周期に等しい同
一の遅れＴをもつ、この構造は「転置構造」として知ら
れるものである。

本発明によれば、第１図を基に述べた周知の転置構造フ
ィルタは乗算器１０，１２．・・・１４を各々入力信号
Ｘ、の総ての可能なレベルに対して部分積ｈ　ｌ　Ｘ　
ｋ　＋　ｈ２　Ｘ　ｋ　＊等々を表形式で包含するメモ
リーバンク４０，４２．・・・４４で置換することによ
り変形される。更に詳しくは、Ｘｋはメモリーバンクの
読み出しアドレスとして用いられ、そのアドレスを有す
るメモリーセルは、その出力に供給され、該バンクが通
じる加算器に加えられる適当な部分積を持つ この方式によれば、各々の部分積を生成するに要する時
間は一定で演算数の性質に無関係となり、第１図の回路
で用いられる乗算器に必要な時間よりも短い。

更にこの積は任意の精度で与えることができ、四捨五入
又は切り捨ては最終結果に対してのみ行われる。

メモリーバンク４０，４２．・・・４４はＲＡＭ形式で
もよいが、本発明によればＥＦＲＯＭメモリーの使用が
望ましく、該メモリーは複雑度が低いのでフィルタのプ
ログラムを許容する一方で集積も容易である。

本明細書に招けるｒメモリーバンク」なる用語は純粋に
概念的な意味で考えなければならない。即ち、与えられ
た係数ｈｔ　に関するすべての部分積の集合が１つのバ
ンクを構成し、その並列出力はプリセット加算器に加え
られる。

しかしながら、上述のバンクはすべて与えられた各瞬間
に１つの同じ入力信号（或いはライン選択信号）を受は
取ることを考慮するならば、本発明では上記バンクは物
理的な観点から、全部分積に必要なだけのビット数によ
って構成されるセルのラインに事実上単一のメモリーを
形成し、全ラインの同時読み出しのために濾波されるべ
き信号によって制御される単一の解読ブロックによって
アドレスすることが望ましい。

慣例と異るこのメモリーにおいては各ビットセルは関係
する加算器の入力を駆動する該ビットセル自身の出力増
幅器につながる。

従って、「メモリーバンク」なる用語は本発明の文脈に
おいては通例の意味における単なるパンクのみならず、
上記の種類のメモリーの内部に与えられた係数の部分積
のすべてを含む一群のセルをも意味するものである。

本発明の特徴を示す実施例においては、ＦＩＲフィルタ
の構造は偶数かつ対称である。

この場合には部分積の多くは（ディジタルフィルタ理論
から８導することができるように）互いに等しくなり、
乗算器を有する通常のフィルタにおいては実用上の重要
性を持たないこの重複は、本発明によるフィルタでは（
全体の積の約半数の）相異る積のみをメモリーに蓄える
ようにすることができ、かくしてフィルタに折りたたみ
構造を与えることになる。その構造は第３図に示されて
いる。この図から理解されるように、この改良された実
施例によるフィルタは加算器の連鎖が折りたたまれ、各
バンク４０．４２．・・・４４の出力は該連鎖の中心点
に関して対称に配列された２つの加算器に供給されると
いう点で第２図のフィルタと異るものである。

第４図は第３図のフィルタの変形実施例を示す。この第
４図は折りたたみ構造の加算器連鎖がメモリーの両側に
配列され、メモリーバンクは出力を交互に相反対側に出
している。この配列はメモリーの出力増幅器の密度を減
少させ、フィルタ設計に余裕をもたせることがで診る。

第５図は第３図によって構成されるフィルタの構造を更
に詳細に示したものである。以下の説明で明らかになる
理由のために、第５図の回路を伝播する並列信号は全母
線を２重線で示し、太線を各半母線（即ち、信号を構成
するビットの上位半分と、下位半分を含む母線）とし、
細線を単一配線用として夫々示す。

第５図においては、Ｔは部分積の表が記憶されるメモリ
ーを示し、各線は処理されるべき入力信号の所与のレベ
ルに関係するすべての部分積をその内容としている。処
理されるべき信号が符号化（２”個の可能なレベルに対
して）されるビット数をｍで表わし、インパルス応答係
数の個数をｎとし、Ｐｌは第１番目の部分積（フィルタ
のインパルス応答の内部にある関連係数の位置に応じて
可変）の精度を表わすものとすると、この表Ｔは各々ｐ
、＋ｐ、＋・・・＋Ｐｎセルからなるｍ個の線をもつ。

このブロックＴはまたｎ個の部分積の同時読み出しに用
いられるｎ個の読み出し増幅器を持っている。

ライン解読器りの出力はメモリーＴに接続され、この解
読器の入力は必要なタイミング信号を用いて入力信号の
先端を周期化する目的を持フたｍ個のレジスタＬ、を介
して濾波すべき信号を受けとる。

メモリーＴの出力は速度に対する要求を緩和する目的を
もりたパイプライン・レジスタＬ２（その数はｐ、＋ｐ
、＋・・・十ｐｎ）に送られる。この分野の専門家には
明らかなように、この構成の下では表の読み出し及びそ
れに引き続く算術的処理の各操作に必要な回数を増すこ
とによりクロック周期自身に比較しつる程度になった２
つの相異るクロック周期で読み出しと算術処理の操作が
行われる。

フィルタが困難なくシリコン上で実質的に働くようにす
るために、２つのパイプライン状の部分和に処理を分解
し、その各々がワードの相異る部分で操作されるように
して加算が実施される。

このようにして、クロック周期だけ時間的にオフセット
した２つの別々のデータフローが生じる。１つはＬＳＢ
ｓ　（下位ビット）に、他はＭＳＢｓ　（上位ビット）
に夫々対応するものである。採用した内部算法の精度を
ｒで表わすと、上記の２つのデータフローは各々ｒ　／
　２本の配線を含む。

従って、特に第６図を参照すると、バイブライン・レジ
スタＬ２の出力はｗ２ビットの順次桁上げ伝達でｗ２＝
ｒ／２とした形式の加算器Ａ１に送られる。この加算器
Ａ１は既知数の最小重量部分に働き、その出力゛は既知
数の最大重要部分に働くｒ／２ビット順次桁上げ伝達の
形式の加算器Ａ２に送られる（精度ｗ１で）。

処理が行われる前に、低い精度（ＭＳＢ）をもったワー
ドは、本分野では周知のように、符号ビットがｗ２−ｗ
、回反復される符号展開によってワードの他の部分と同
じ精度（ｒ／２）にされる。最初゛の加算器段について
いうならば、加算器Ａ１とＡ２は必要なものではないが
、にも拘らず２次元フィルタの製造に用いられる選択可
能な入力（桁上げ入力）により複数個のベイス・モジュ
ールを連続化するために用いられる。

レジスタし、は、加算器Ａ２（ｗ、個の上位ビット）に
連結され、上記表から出力される各ワード（ｈ＋　Ｘｋ
）の上位部分に時間オフセットを導入する目的をもつバ
イブライン・レジスタＬ２の出力に縦続に配列される。

加算器Ａ１で生成される桁上げ信号は既知数の下位部分
を加算する段階で各々のレジスタＬ４に記憶される。こ
の桁上げ信号は既知数の上位部分を加算する段階の継続
するクロック周期に加算器Ａ２に供給される。

バイブライン・レジスタＬ８は図面に描かれた転置構造
により指定される近接の加算器段（各段にｒ個のレジス
タが用いられる）に属する各加算器Ａ１とＡ２対の間に
配置される。

第５図の回路は最後に、２つのデータフローＬＳＢとＭ
ＳＢの再周期化のための出力レジスタＬ６（ｒ／２個の
レジスタが用いられる）を含む。

上述の要素の外に、第５図の実施例に従うフィルタは更
に半帯域ＦＩＲ濾波を行うための目的で一組の選択可能
な要素を持つことが望ましい。本分野の専門家に知られ
ているように、半帯域ＦＩＲフィルタは奇数個の係数（
１個の中心係数と共に）とｈｏを除いてｋが奇数のとき
茎となる係数とナイキスト周波数において６ｄＢの減衰
を有する周波数特性とをもったフィルタである。従って
半帯域フィルタは等長の対称ＦＩＲに対し約半数の算術
演算を要することになる。

従って、第５図の回路は中心係数と中心係数に対応する
係数に近接した最初の２つの係数に対応する加算器の間
を除いた近接加算器段に属する各加算器対Ａ１とＡ２の
間に挿入されるレジスタＬ６をもつ。上記レジスタは、
３つの定常信号Ｃ，，Ｃ，およびＣ３の相異る組み合せ
に関連して内部制御信号を生成するために、論理ユニッ
トＣを駆動する外部定常制御信号ＣＩ　、Ｃ２およびＣ
８によって選択される。

レジ′スタＬ、の加算は（加算段の多対の間の既存の零
係数に関連する）新らしい加算段を導入することと等価
であり、この加算段の加算器はその入力の１つにおける
既知数が常に零であるために省略されることになる。従
って、上述の積の記憶もまた回避される。この理由のた
めに、追加されるこのレジスタは零係数に相当する項が
挿入されるべき算術計算系列の個所にのみ挿入されるの
である。

この方式によれば、最大重４　（ｎ−２）　＋３までの
半帯域濾波が可能である。

その他のレジスタＬｙ　　（レジスタＬ６と同類）は近
接の加算器段に属する各加算器対Ａ１とＡ２の間に配置
される。該レジスタは長さを延長した対称濾波を行うた
めに、各係数対においてインターリーブした零を持つイ
ンパルス応答を実行するためにレジスタＬ６と共にＣＩ
。

Ｃ２およびＣコによって外部から選択することもできる
。

上記折りたたみ構造によれば、下記の最大濾波長（対称
濾波の場合）が可能となる。

２ｎ：中心係数が存在しない場合 ２ｎ−１：中心係数が存在する場合 上記の動作モードの範囲内で対称又は非対称濾波を行う
ために、この回路は更に対称出力又は非対称出力を選択
するための信号ＣＩ、Ｃ２およびＣ５によりて制御され
る第１のスイッチＳ１を持つ。対称出力は折りたたみ算
術演算連鎖の出力（２°、番目の加算器の出力）に対応
して対称濾波を実行するために用いられる、他方非対称
出力は算術演算連鎖を分割させ、その１分岐のみ（第ｎ
加算器の出力）を使用し、非対称濾波を実行するために
用いられる。

もう１つのスイッチＳ２も信号Ｃ＋、ＣＺおよびＣ３に
よって制御され、奇数の係数（中心係数を含む）による
対称濾波の実行の際に第ｎ＋１番目の加算段を飛び越え
させるものである。

最後に、ｒ　／　２個のインバータ形式の１−補正ユニ
ットが第ｎおよびｎ＋１番目の加算器段の間に配置され
、定常制御信号Ｃ，，Ｃ２およびＣ３によって選択され
る。このユニットは下記のように、奇数個の対称な応答
を与える。

ただし対称性は部分積の絶対値に関して保存されるもの
である。この補数を用い次段の加算器Ａ１の桁上げが１
になるように強制することにより算術計算連鎖の折りた
たみ点の部分的既知数にインパルス応答の２つの部分の
間の符号反転が与えられる（このとき、この分野の専門
家には明らかなように、２の補数がつくられる）。この
部分には、表の中の部分積は更に（時間的に）最初のｎ
　／　２個のインパルス応答係数に関して逆符号で記憶
されなければならない。

相異る構成で得ることのできる個々の機能的な選択を以
下に表示する。

Ｎｏ、特性　Ｌ６　Ｌ７１５１５２ １　対称、偶数、　　ｎｏ　　ｎｏ　　ｎｏ　　１　０
中心係数付 ２　対称、偶数、　　ｎｏ　　ｎｏ　　ｎｏ　　ｌ　　
１中心係数なし ３　半帯域　　　　ｙｅＳ　　ｎｏ　　ｎｏ　　１　０
４　対称、奇数　　ｎｏ　　ｎｏ　　ｙｅｓ　　１　１
５　非対称　　　　ｎｏ　　ｎｏ　　ｎｏ　　０６　対
称、偶数、　　ｙｅｓ　　ｙｅｓ　　ｎｏ　　１　０イ
ンターリーブ　１１寸 インターリーブ　零な　し 本発明の望ましい実施例を述べたが、以上の記載に基づ
いて当該分野の専門家は機能的に等価で、従って特許請
求の範囲に規定した本発明の概念の及ぶ範囲内にある変
形および変種を容易に案出することができよう。

【図面の簡単な説明】

第１図は公知のプログラム可能なディジタルＦＩＲフィ
ルタの概念的ブロック回路図、′ｓ２図は本発明による
プログラム可能なディジタルＦＩＲフィルタの概念的ブ
ロック回路図、 第３図は本発明の第１の望ましい実施例に関する第２図
の部分に相当する部分の回路図、第４図は本発明の第２
の望ましい実施例によるフィルタの回路図、 第５図は本発明の第３の望ましい実施例に基づくフィル
タの詳細な回路図、 第６図は本発明によるフィルタの第３の実施例の一部で
ある並列加算器の細部を示すブロック図、である。 １０．１２．・・・、１４・・・乗算器２０．２２．・
・・、２４．Ａｔ、Ａ２・・・加算器４０．４２．・・
・、４４・・・メモリバンクＬ２．Ｌ３．Ｌ４．Ｌ５．
Ｌ６．Ｌ７・・・レジスタ他３名 第 第 図 図 第 図

Claims (1)

1. 【特許請求の範囲】 １　複数個のパラレル加算器から成り、各加算器が第１
   の入力、第２の入力と出力を有し、各加算器のパラレル
   出力が夫々の遅延素子を通して次の加算器の第１の入力
   に接続されているプログラム可能なディジタルフィルタ
   において、 各加算器の第２の入力が複数個のメモリー バンクの中の１つの出力に並列に接続され、このメモリ
   ーバンクの各々はアドレス可能なメモリセル複数個より
   成り、該メモリーセルのアドレス入力は濾波されるべき
   サンプルされたデジタル信号に依り駆動され得る様にし
   たこと、 且つ、上記各バンクのメモリーセル各々は 予め設定された係数と上記セルのアドレスとの積に等し
   いディジタル値を含むこととを特徴とするプログラム可
   能なディジタルフィルタ。 ２　上記メモリーバンクがＥＰＲＯＭ型であることを特
   徴とする請求項１に記載のディジタルフィルタ。 ３　上記メモリーバンクが単一のメモリーより構成され
   、該メモリーは濾波されるべき信号により取り得るレベ
   ルの総数よりも少くない本数のビットラインを具備し、
   然してライン当りのビット数は濾波されるべき信号の所
   与のレベルに対する部分積のビット総数よりも少くない
   ビット数とし、更に上記メモリーが濾波されるべき信号
   と解読するための単一 ユニットと各ラインビット用の読み出し増幅器より成る
   ことを特徴とする請求項１又は２に記載のディジタルフ
   ィルタ。 ４　上記メモリーバンクの各々の出力が加算器対の中央
   点に対して対称な該加算器対各々の第２の入力に接続さ
   れることを特徴とする請求項３に記載のディジタルフィ
   ルタ。 ５　従続するバンク用の上記メモリーの読み出し増幅器
   がメモリーの長手方向の両側に配列され、且つ上記加算
   器列が上記メモリーの 長手方向両側に延びていることを特徴とする請求項４に
   記載のディジタルフィルタ。 ６　上記並列加算器の夫々は第１の半加算器と第２の半
   加算器より構成され、上記第１の 半加算器が第１の入力、第２の入力、桁上げ出力及び信
   号出力を有し、対応するメモリーバンクからの出力にお
   ける信号の下位半分のビットが上記第１の半加算器の第
   ２の入力に供給されることと、 上記第２の半加算器が第１の入力、第２の 入力、桁送り入力及び信号出力を有し、対応するメモリ
   ーバンクからの出力における信号の上位半分のビットが
   第１の遅延素子を通して上記第２の半加算器の第２の入
   力に供給され、上記第１の半加算器の桁上げ出力が第２
   の遅延素子を通して上記第２の半加算器の上記桁上げ入
   力に接続され、上記第１の半加算器の出力と上記第２の
   半加算器の出力とが上記第１の半加算器と次の加算器段
   の上記第２の半加算器の第１の入力に別々に供給される
   ことを特徴とする請求項１ないし５のいずれか１つに記
   載のディジタルフィルタ。 ７　第１の選択可能なレジスタが中央加算器段に隣接す
   るもの及び中央加算器段自体の最初の２つの係数に対応
   する加算器を除いた隣接加算器段に属する加算器の各対
   間に挿入されることを特徴とする請求項３ないし６のい
   ずれか１つに記載のディジタルフィルタ。 ８　第２の選択可能なレジスタが隣接加算器段に属する
   １対の加算器の夫々の間に挿入されることを特徴とする
   請求項３ないし７のいずれか１つに記載のディジタルフ
   ィルタ。 ９　第１の選択可能なスイッチが加算器の連鎖体の最後
   の加算器段又は上記連鎖体の中央点から出力を取り出す
   ように構成されることを特徴とする請求項３ないし８の
   いずれか１つに記載のディジタルフィルタ。 １０　第２の選択可能なスイッチが加算器の連鎖体の最
   後の加算器段又は最後段の直前段 から出力を取り出すように構成されることを特徴とする
   請求項３ないし９のいずれか１つに記載のディジタルフ
   ィルタ。 １１　上記加算器連鎖の第ｎ番目加算器段と第ｎ＋１番
   目加算器段との間に配置された選択可能な信号補数化手
   段を更に設け、係数の 後半の部分積が係数の前半の部分積に対して反対符号で
   メモリーバンクに記憶されることを特徴とする請求項１
   ０に記載のディジタルフィルタ。