JPH0736735A - デバッグ装置 - Google Patents

Abstract

(57)【要約】 【構成】 トレースメモリ１１は、各プロセッシングエ
レメント１および制御用プロセッシングエレメント２が
接続されている共有バス６上に発生する事象を記憶す
る。このトレースメモリ１１における発生事象の格納ア
ドレスは、トレースアドレス発生部２０によって決定さ
れる。トレースアドレス発生部２０からのアドレスは、
例えばトレースメモリ１１がリング状メモリを構成する
よう出力される。一方、トレースメモリ１１に格納され
た事象データを読出す場合、制御用プロセッシングエレ
メント２は、トレースデータ読出部１２に対して読出指
示を行い、事象データを共有バス６のデータライン６ａ
を介して読出す。 【効果】 マルチプロセッサシステムにおけるデバッグ
を的確に行うことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マルチプロセッサシス
テムにおけるデバッグを行う場合に、そのデバッグを支
援するデバッグ装置に関する。

【０００２】

【従来の技術】一般に、プログラムの開発段階から見た
デバッグとしては、「プログラムが論理的に正しい動作
をするかというチェック」を先ず行い、その後「所定の
速度で実行できるかというチェック」を行うといった二
つの段階がある。

【０００３】ここで、前者の「プログラムが論理的に正
しい動作をするかというチェック」の段階のデバッグに
対して必要な機能としては、以下の点が挙げられる。 (1) プログラムの実行フローを制御する機能 (2) プログラムが扱うデータを制御する機能 (3) テスト状況を把握できる機能 また、後者の「所定の速度で実行できるかというチェッ
ク」の段階のデバッグに対して必要な機能としては以下
の点が挙げられる。 (4) プログラムの実行フローのモニタリングおよびトレ
ース (5) プログラムが扱うデータのモニタリングおよびトレ
ース (6) システムの状況を把握できる機能 更に、両者に共通の機能として以下の点が挙げられる。 (7) 豊富なエラー検出機構とエラーインタセプタ機構 (8) デバッグ状態とノンデバッグ状態を可能な限り近付
ける機構

【０００４】ここで、本発明の目的とするのは、上記の
(6) と(7) であり、これらの機能を説明する。先ず、
(6) のシステムの状況とはプログラム実行時の環境の意
味である。例えば、システムとしてマルチプロセッサシ
ステムを考えた場合、このシステムでは、多数のプロセ
ッサで実行されるプログラムが互いに影響を及ぼしなが
ら処理されていると考える。そこで、このような状況を
把握し、プログラム実行のボトルネックを指摘する機能
を備える必要がある。

【０００５】また、上記(7) でいうエラー検出に関して
は、デバッグの目的が「プログラムエラーを検出し、是
正すること」であることから、重要であることは明らか
である。そこで、この機能としては、以下のものがあ
る。 未定義エラー検出機構 命令とデータ取違え検出機構 アクセス権侵害検出機構 データタイプ違反検出機構

【０００６】尚、上記の未定義エラーとは、例えば、
メモリ上のある領域は使用しないと定義した部分にアク
セス要求がなされた場合等のことである。また、にお
ける命令とデータ取違えとは、命令とデータ、あるいは
データを命令としてアクセスするような誤りである。更
に、のアクセス権侵害とは、例えば、ある領域は特定
のプロセッサが使用すると規定されているにもかかわら
ず、他のプロセッサがアクセスした場合等であり、の
データタイプ違反とは、例えば、データが文字であるに
もかかわらず、１０進演算命令がアクセスするような誤
りのことである。

【０００７】

【発明が解決しようとする課題】上記(6) で述べたよう
に、実行速度の検証において、プログラムのボトルネッ
クがハードウェア事象に起因する場合には、その事象を
検出する手段が必要である。特に、マルチプロセッサシ
ステムの場合、各プロセッサで実行されるプログラムが
相互に影響を及ぼしながら処理されているため、このよ
うな動作状態で各事象を調べることが必要である。

【０００８】しかしながら、従来のデバッグ装置では、
マルチプロセッサシステムの場合であっても、各プロセ
ッサ毎に動作状態を検出するといった方法でとっていた
ため、必ずしもマルチプロセッサシステムとしての実行
速度を検出しているとはいえないものであった。例え
ば、キャッシュミスが多発し、これによってシステムバ
スが頻繁に占有され、マルチプロセッサシステムとして
の処理実行速度が仕様を満たさないような場合、単一の
プロセッサ毎にデバッグを行ったのでは、このような原
因を突き止めるのは困難であった。また、同様の例とし
て、システムバスのトラフィック、即ち、複数のプロセ
ッサがシステムバスを介して処理を行う場合のトラフィ
ック量が多い場合でも、各プロセッサ毎にデバッグを行
っていたのでは、その原因は究明できなかった。

【０００９】また、一般にシステムバスには大量の情報
が流れているため、このような状態でシステムバスのト
ラフィックを調べ、上記(7) のようなエラー検出条件を
満足させるためには、そのトラフィックを効率的に調べ
る必要があった。

【００１０】本発明は、上記従来の問題点を解決するた
めになされたもので、マルチプロセッサシステムのデバ
ッグが的確に行えるデバッグ装置を提供することを目的
とする。

【００１１】

【課題を解決するための手段】第１発明のデバッグ装置
は、被デバッグプログラムをマルチプロセッサシステム
の各プロセッサが実行した場合に、その実行結果として
発生する事象を、各プロセッサに接続された共有バス上
から取り出して記憶するトレースメモリと、前記トレー
スメモリにおける前記事象の格納アドレスを決定するト
レースアドレス発生部と、前記トレースメモリに格納さ
れた事象データを読出すトレースデータ読出部とを備え
たことを特徴とするものである。

【００１２】第２発明のデバッグ装置は、第１発明にお
いて、トレースアドレス発生部は、トレースメモリの全
ての格納アドレスをリング状に出力するよう構成され、
共有バス上で発生する特定の事象を検出する事象検出器
と、前記事象検出器で特定の事象が検出された場合、前
記トレースアドレス発生部に対してアドレスの発生停止
を指示すると共に、前記トレースメモリに対して発生事
象の格納停止を指示する停止手段とを備えたことを特徴
とするものである。

【００１３】第３発明のデバッグ装置は、トレースメモ
リに対して、予め定められた時間間隔で共有バス上の発
生事象の格納指示を行うサンプル間隔発生器を備えたこ
とを特徴とするものである。

【００１４】

【作用】第１発明のデバッグ装置においては、各プロセ
ッシングエレメントが処理を実行することによって共有
バス上に種々の事象が発生する。この発生事象は、順次
トレースメモリに格納される。また、トレースアドレス
発生部は、その格納アドレスをトレースメモリに対して
送出する。また、トレースメモリに格納された事象デー
タを読出す場合、制御用プロセッシングエレメントは、
トレースデータ読出部に対して読出指示を行う。これに
よってトレースデータ読出部は、共有バスのデータライ
ン上に事象データを送出する。

【００１５】第２発明のデバッグ装置においては、トレ
ースアドレス発生部からのアドレス出力によって、トレ
ースメモリは、リング状メモリを構成している。また、
事象検出器は、共有バス上で特定の事象が発生した場
合、これを検出し、制御用プロセッシングエレメントに
対して事象検出信号を送る。制御用プロセッシングエレ
メントでは、この事象検出信号に基づき、停止手段がト
レースアドレス発生部からのアドレス発生停止を指示す
ると共に、トレースメモリへの事象データの格納停止を
指示する。

【００１６】第３発明のデバッグ装置においては、サン
プル間隔発生器は所定のサンプル時間間隔の信号を制御
用プロセッシングエレメントに対して出力する。制御用
プロセッシングエレメントは、このサンプル時間間隔に
基づき、制御部への制御信号を送出し、制御部はこのサ
ンプル時間だけトレースメモリの格納動作を実行させ
る。

【００１７】

【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。図１は本発明のデバッグ装置の実施例を示す
ブロック図であるが、この装置の説明に先立ち、デバッ
グ装置を適用するマルチプロセッサシステムを説明す
る。図２にその構成を示す。図のシステムは、共有メモ
リ型密結合並列プロセッサシステムであり、複数のプロ
セッシングエレメント（＃１〜＃ｎ）１−１〜１−ｎ、
制御用プロセッシングエレメント２、共有バストレース
エレメント３、共有メモリ４、事象検出器５、共有バス
６からなる。

【００１８】プロセッシングエレメント１−１〜１−ｎ
は、共有バス６に接続され、それぞれ内部のプロセッサ
が所定のプログラムに基づき、各種の処理を実行する機
能を有している。制御用プロセッシングエレメント２
は、共有バストレースエレメント３における種々の処理
を制御する機能を有している。また、制御用プロセッシ
ングエレメント２に設けられた停止手段２ａは、事象検
出器５からある事象の発生によって事象検出信号が出力
された場合に、後述するトレースアドレス発生部からの
アドレス発生停止を指示すると共に、トレースメモリに
対して発生事象の格納停止を指示する機能を有するもの
である。

【００１９】共有バストレースエレメント３は、制御用
プロセッシングエレメント２の制御に基づき、共有バス
６に発生する事象を記憶するためのものであり、これに
ついては後で詳述する。共有メモリ４は、各プロセッシ
ングエレメント１−１〜１−ｎが共有するメモリであ
り、共有バス６に接続されている。また、事象検出器５
は、共有バス６に発生する特定の事象を検出するもので
あり、これについても後で詳述する。

【００２０】次に、上述した共有バストレースエレメン
ト３の内部構成を図１を用いて説明する。共有バストレ
ースエレメント３は、トレースメモリ部１０、トレース
アドレス発生部２０、制御部３０から構成されている。

【００２１】トレースメモリ部１０は、共有バス６上に
発生する事象を取り出して格納するメモリであり、トレ
ースメモリ１１とトレースデータ読出部１２とで構成さ
れている。トレースメモリ１１は共有バス６上の事象デ
ータを格納するためのメモリであり、トレースデータ読
出部１２は、トレースメモリ１１の事象データを読出す
機能を有するものである。また、共有バス６は、データ
ライン６ａ、アドレスライン６ｂ、制御ライン６ｃから
構成されており、これらの信号を選択し、トレースデー
タとしてトレースメモリ部１０に格納することができる
よう構成されている。尚、図中の各プロセッシングエレ
メント１は、図２におけるプロセッシングエレメント１
−１〜１−ｎの構成を示している。

【００２２】図３は、トレースメモリ部１０の構成を示
すブロック図である。図のように、トレースメモリ部１
０は、図１に示したトレースデータ読出部１２を構成す
るアドレス選択器１３とデータ選択器１４、およびトレ
ースメモリ１１から構成されている。アドレス選択器１
３は、端子Ａにトレースアドレス発生部２０からのトレ
ースアドレスを入力し、端子Ｂに共有バス６のアドレス
ラインからのアドレスを入力し、トレースメモリ１１に
供給するアドレスを、端子Ｓに入力される制御用プロセ
ッシングエレメント２からのアドレス選択信号に基づき
切換えるよう構成されている。即ち、アドレス選択信号
が「０」のとき、端子Ａから入力されるトレースアドレ
スが選択され、アドレス選択信号が「１」のとき、端子
Ｂから入力される共有バス６のアドレスが選択されるも
のである。

【００２３】トレースメモリ１１は、共有バス６の信号
ラインのトレース情報を格納するメモリであり、その容
量は、１語３２ビットとして２Ｋ語であり、６４Ｋビッ
トとなっている。データ選択器１４は、端子Ａに共有バ
ス６からのトレースデータを入力し、また、端子Ｂを共
有バス６のデータラインへの出力端子として、トレース
メモリ１１との接続を、端子Ｓに入力される制御用プロ
セッシングエレメント２からのデータ選択信号に基づき
切換えるよう構成されている。

【００２４】即ち、データ選択信号が「０」のとき、端
子Ａから入力されるトレースデータが選択され、データ
選択信号が「１」のとき、端子Ｂから共有バス６にトレ
ースメモリ１１のデータが読出されるものである。制御
用プロセッシングエレメント２は、この端子Ｂからのラ
インを介してトレースメモリ１１の内容を参照すること
ができ、これにより、デバッグに必要な情報を得ること
ができるものである。

【００２５】図４に、トレースアドレス発生部２０の構
成を示す。トレースアドレス発生部２０は、アドレスカ
ウンタ２１とバッファ２２とで構成されている。アドレ
スカウンタ２１は、１１ビットの２進アップカウンタで
あり、制御用プロセッシングエレメント２からのクリア
信号と、制御部３０からのカウント信号と、システムの
クロックが入力される。

【００２６】即ち、クリア信号が「０」のとき、アドレ
スカウンタ２１の内容は「０」となる。また、カウント
信号が「０」でかつクリア信号が「１」のとき、クロッ
ク信号の立ち上がりでアドレスカウンタ２１の値は一つ
増加される。更に、カウント信号が「１」でかつクリア
信号が「１」のとき、アドレスカウンタ２１の値は、ク
ロック信号の状態によらず、そのままの値を保つ。

【００２７】そして、アドレスカウンタ２１の値は、ア
ドレス選択器１３を経てトレースメモリ１１に供給され
る。更に、アドレスカウンタ２１の保持するアドレス
は、制御用プロセッシングエレメント２から出力される
アドレスカウンタ読出信号によって、バッファ２２を介
してデータラインに出力することができる。

【００２８】図５に制御部３０の構成を示す。制御部３
０は、スタートフリップフロップ３１、停止フリップフ
ロップ３２、遅延カウンタ３３、停止信号選択器３４か
らなる。スタートフリップフロップ３１は、トレースメ
モリ部１０のトレース状態を示す１ビットのフリップフ
ロップである。このフリップフロップの初期状態は
「０」であり、従って、初期状態におけるカウント信号
の値は「１」となる。そして、制御用プロセッシングエ
レメント２から出力されるスタート指示信号が「０」に
なると、スタートフリップフロップ３１は反転し、カウ
ント信号の値は「０」になり、この状態で共有バス６の
トレースが開始されるものである。また、このスタート
フリップフロップ３１のリセットは、停止信号選択器３
４からのリセット信号で行われる。

【００２９】停止フリップフロップ３２はトレース状態
を示す１ビットのフリップフロップである。そして、こ
のフリップフロップの初期状態は「０」であり、従って
初期状態における停止信号の値は「１」である。そし
て、制御用プロセッシングエレメント２から出力される
停止指示信号が「０」になると、この停止フリップフロ
ップ３２は反転して停止信号の値は「０」になる。ま
た、リセットは制御用プロセッシングエレメント２より
出力されるクリア信号で行われる。

【００３０】遅延カウンタ３３は８ビットの２進アップ
カウンタである。制御用プロセッシングエレメント２か
らのクリア信号が「０」のとき、遅延カウンタ３３の内
容は「０」になり、遅延停止信号は「１」になる。また
遅延カウンタ３３がオーバーフローすると、遅延停止信
号は「０」になる。

【００３１】停止信号選択器３４は、制御用プロセッシ
ングエレメント２から出力される停止信号選択信号によ
り、停止フリップフロップ３２からの停止信号と、遅延
カウンタ３３からの遅延停止信号とを選択する。即ち、
停止信号選択信号が「０」のときＡ端子の停止信号が選
択され、停止信号選択信号が「１」のとき、Ｂ端子の遅
延停止信号が選択される。また、この停止信号選択器３
４の出力端子は、スタートフリップフロップ３１のリセ
ット端子に接続されている。このリセット出力が「０」
になるとスタートフリップフロップ３１がリセットさ
れ、カウント信号が「１」となり、共有バス６のトレー
スが停止されるものである。

【００３２】図６に事象検出器５の構成を示す。事象検
出器５は、パリティ検査器５１、メモリアクセスエラー
検出器５２、サンプル間隔発生器５３を備えている。

【００３３】パリティ検査器５１は、共有バス６のデー
タラインのパリティ検査器で誤りが検出された場合、制
御用プロセッシングエレメント２に対してパリティエラ
ー信号を出力する機能を備えている。

【００３４】メモリアクセスエラー検出器５２は、実装
されている共有メモリ４のアドレスを登録したメモリ実
装テーブル５２ａを備え、このメモリ実装テーブル５２
ａに登録されていないアドレスがアクセスされた場合に
メモリアクセスエラー信号を送出する機能を備えてい
る。

【００３５】サンプル間隔発生器５３は、ある時間間隔
でサンプル間隔信号を送出する機能を備えている。即
ち、制御用プロセッシングエレメント２は、このサンプ
ル間隔信号に基づき、制御部３０への制御信号を送出
し、制御部３０はこのサンプル時間だけトレースメモリ
１１の格納動作を実行させるよう制御を行うものであ
る。

【００３６】次に、このように構成されたデバッグ装置
の動作について説明する。図７は、制御部３０への停止
信号選択信号が「０」の場合のタイミングチャートであ
る。先ず、制御用プロセッシングエレメント２からのス
タート指示信号が「０」になると、スタートフリップフ
ロップ３１が反転し、カウント信号が「０」になる。こ
れにより、クロック信号の立ち上がりに同期してアドレ
スカウンタ２１が動作し、１クロック毎に一つずつアド
レスが増加していく。このカウント動作は、スタートフ
リップフロップ３１からのカウント信号が「０」である
限り継続して行われる。即ち、アドレスカウンタ２１
は、１１ビットであるため、「２０４７」になると、次
のクロックで「０」から再びカウントする。

【００３７】従って、トレースメモリ１１は共有バス６
の事象を、その先頭アドレスから順次記憶し、末尾アド
レスまで記憶された場合は、再び先頭アドレスに戻ると
いったリング状記憶装置を構成する。

【００３８】そして、このような状態で、制御用プロセ
ッシングエレメント２における停止手段２ａから停止指
示信号が出力された場合、停止フリップフロップ３２が
反転し、停止信号が「０」になる。この停止信号は、停
止信号選択器３４を経てスタートフリップフロップ３１
のリセット端子に入力され、その結果、カウント信号が
「０」になり、アドレスカウンタ２１のカウント動作が
停止する。

【００３９】また、トレースメモリの内容解析を行う場
合は、制御用プロセッシングエレメント２からアドレス
カウンタ読出信号を入力し、バッファ２２を介してデー
タラインに送出する。そして、制御用プロセッシングエ
レメント２は、データ選択信号およびアドレス選択信号
を「１」とし、読み出したアドレスに基づき、トレース
メモリ１１へのアドレス指定する。そして、指定したア
ドレスの記憶内容を読出すことにより、事象発生による
停止の内容を把握することができる。

【００４０】図８は、停止信号選択信号が「１」の場合
のタイミングチャートである。スタート指示信号が
「０」になると、スタートフリップフロップ３１が反転
し、カウント信号が「０」になる。これにより、クロッ
ク信号の立ち上がりに同期してアドレスカウンタ２１が
動作し、１クロック毎に一つずつアドレスが増加してい
く。このカウント動作は、スタートフリップフロップ３
１からのカウント信号が「０」である限り継続して行わ
れる。即ち、アドレスカウンタ２１は、１１ビットであ
るため、「２０４７」になると、次のクロックで「０」
から再びカウントする。また、これら動作は、上述した
図７の場合と同様である。

【００４１】そして、このような状態で、制御用プロセ
ッシングエレメント２における停止手段２ａから停止指
示信号が出力された場合、停止フリップフロップ３２が
反転し、停止信号が「０」になる。この停止信号は、停
止信号選択器３４に入力されているが、ここでは停止信
号選択が「１」であるため、この停止信号は選択されな
い。

【００４２】一方、停止フリップフロップ３２からの停
止信号は遅延カウンタ３３にも入力されている。遅延カ
ウンタ３３は、停止信号の入力によってカウントを開始
し、２５６クロック後に遅延停止信号が「０」になる。
この遅延停止信号は、停止信号選択器３４を経てスター
トフリップフロップ３１のリセット端子に入力され、そ
の結果、カウント信号が「０」になり、アドレスカウン
タ２１のカウント動作が停止する。

【００４３】従って、停止信号選択が遅延停止側であっ
た場合、制御用プロセッシングエレメント２から停止指
示が送出されてから、トレースメモリ１１の格納が直ち
に停止するのではなく、２５６クロック遅延した状態で
停止する。このため、特定の事象が発生した後の状況も
把握することができる。尚、トレースメモリの内容解析
に関しては、停止信号選択が停止側であった場合と同様
である。

【００４４】次に、具体的な事象発生によるトレースタ
イミングを説明する。 （１）事象としてパリティエラーの場合 （ａ）制御用プロセッシングエレメント２は、事象検出
器５からパリティエラー信号のみを受けるようにする。 （ｂ）停止信号選択を「１」、即ち、遅延停止側にす
る。 （ｃ）共有バストレースエレメント３にスタート指示を
送出する。 （ｄ）パリティエラーが検出されたら、共有バストレー
スエレメント３に対して停止指示を送出する。 （ｅ）アドレスカウンタ２１を元にしてトレースメモリ
１１の内容を解析する。

【００４５】（２）事象としてメモリアクセスエラーの
場合 （ａ）制御用プロセッシングエレメント２は、メモリア
クセス信号のみを受けるようにする。 （ｂ）停止信号選択は「１」、即ち、遅延停止側にす
る。 （ｃ）共有バストレースエレメント３にスタート指示を
送出する。 （ｄ）メモリアクセスエラーが検出されたら、共有バス
トレースエレメント３に対して停止指示を送出する。 （ｅ）アドレスカウンタ２１を元にしてトレースメモリ
１１の内容を解析する。

【００４６】（３）事象としてサンプル間隔の場合 （ａ）制御用プロセッシングエレメント２は、サンプル
間隔信号のみを受けるようにする。 （ｂ）停止信号選択は「０」、即ち、停止側にする。 （ｃ）共有バストレースエレメント３にスタート指示を
送出する。 （ｄ）サンプル間隔の終了時刻となったら、共有バスト
レースエレメント３に対して停止指示を送出する。 （ｅ）アドレスカウンタ２１を元にしてトレースメモリ
１１の内容を解析する。 （ｆ）再び、（ｃ）に戻る。

【００４７】尚、上記実施例では、事象検出器５が検出
する事象としてパリティエラー、メモリアクセスエラー
およびサンプル間隔の３種類とし、これらの事象に基づ
きトレースデータの格納・停止を行うようにしたが、こ
の構成に限定されるものではなく、共有バス６上で発生
する特定の事象であれば、他の事象であってもよい。

【００４８】

【発明の効果】以上説明したように、第１発明のデバッ
グ装置によれば、デバッグ用プログラムを各プロセッサ
が実行した場合に、その実行結果としての発生事象を、
各プロセッサに接続された共有バス上から取り出して記
憶するようにしたので、マルチプロセッサシステムとし
てのデバッグを的確に行うことができる。

【００４９】また、第２発明によれば、発生事象を記憶
するトレースメモリをリング状記憶装置として構成し、
共有バス上で特定の事象が検出された場合は、その検出
に基づきトレースメモリの記憶動作を停止するようにし
たので、第１発明の効果に加えて、特定の事象発生時の
状態を的確に知ることができる。

【００５０】更に、第３発明によれば、トレースメモリ
が、予め定められた時間間隔で共有バス上の発生事象を
格納するよう構成したので、第１発明の効果に加えてよ
り効率的なデバッグを行うことができる。

【図面の簡単な説明】

【図１】本発明のデバッグ装置の構成図である。

【図２】本発明のデバッグ装置が適用されるマルチプロ
セッサシステムの構成図である。

【図３】本発明のデバッグ装置におけるトレースメモリ
部の構成図である。

【図４】本発明のデバッグ装置におけるトレースアドレ
ス発生部の構成図である。

【図５】本発明のデバッグ装置における制御部の構成図
である。

【図６】本発明のデバッグ装置における事象検出器の構
成図である。

【図７】本発明のデバッグ装置における停止信号選択が
停止側である場合のタイミングチャートである。

【図８】本発明のデバッグ装置における停止信号選択が
遅延停止側である場合のタイミングチャートである。

【符号の説明】

１−１〜１−ｎ プロセッシングエレメント ２ 制御用プロセッシングエレメント ２ａ 停止手段 １１ トレースメモリ １２ トレースデータ読出部 ２０ トレースアドレス発生部

Claims (3)

【特許請求の範囲】
1. 【請求項１】 被デバッグプログラムをマルチプロセッ
   サシステムの各プロセッサが実行した場合に、その実行
   結果として発生する事象を、各プロセッサに接続された
   共有バス上から取り出して記憶するトレースメモリと、 前記トレースメモリにおける前記事象の格納アドレスを
   決定するトレースアドレス発生部と、 前記トレースメモリに格納された事象データを読出すト
   レースデータ読出部とを備えたことを特徴とするデバッ
   グ装置。
2. 【請求項２】 トレースアドレス発生部は、トレースメ
   モリの全ての格納アドレスをリング状に出力するよう構
   成され、 共有バス上で発生する特定の事象を検出する事象検出器
   と、 前記事象検出器で特定の事象が検出された場合、前記ト
   レースアドレス発生部に対してアドレスの発生停止を指
   示すると共に、前記トレースメモリに対して発生事象の
   格納停止を指示する停止手段とを備えたことを特徴とす
   る請求項１記載のデバッグ装置。
3. 【請求項３】 トレースメモリに対して、予め定められ
   た時間間隔で共有バス上の発生事象の格納指示を行うサ
   ンプル間隔発生器を備えたことを特徴とする請求項１ま
   たは２に記載のデバッグ装置。