JPH05241898A - ハードブレーク方式 - Google Patents
ハードブレーク方式Info
- Publication number
- JPH05241898A JPH05241898A JP4075195A JP7519592A JPH05241898A JP H05241898 A JPH05241898 A JP H05241898A JP 4075195 A JP4075195 A JP 4075195A JP 7519592 A JP7519592 A JP 7519592A JP H05241898 A JPH05241898 A JP H05241898A
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- JP
- Japan
- Prior art keywords
- address
- break
- processing unit
- central processing
- monitoring circuit
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- Pending
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Abstract
(57)【要約】
【目的】 条件分岐命令で条件が成立する場合と、成立
しない場合に分けてブレークポイントを設定できるよう
にする。また分岐命令直後の命令が実行された時にのみ
ブレークをかけられるようにする。 【構成】 ２組のアドレス一致検出回路１と時間監視回
路２とを設け、２箇所でのアドレス一致と、その時間間
隔とを監視することにより上記目的を実現する。
しない場合に分けてブレークポイントを設定できるよう
にする。また分岐命令直後の命令が実行された時にのみ
ブレークをかけられるようにする。 【構成】 ２組のアドレス一致検出回路１と時間監視回
路２とを設け、２箇所でのアドレス一致と、その時間間
隔とを監視することにより上記目的を実現する。
Description
【０００１】
【産業上の利用分野】本発明は、プログラムをプログラ
ム格納メモリから順次読みだし処理を行なう中央処理装
置を有する情報処理装置において、ソフトウェア開発を
容易にするために用意されるハードウェア機構であるハ
ードブレーク方式に関する。
ム格納メモリから順次読みだし処理を行なう中央処理装
置を有する情報処理装置において、ソフトウェア開発を
容易にするために用意されるハードウェア機構であるハ
ードブレーク方式に関する。
【０００２】
【従来の技術】従来、この種の情報処理装置におけるソ
フトウェアデバッグでは、デバッグしたい特定番地で中
央処理装置の動作を止め、その時のレジスタ内容，メモ
リ内容等を確認する手法をとる。これをブレークと称す
るが、これにはソフトブレークとハードブレークが存在
する。
フトウェアデバッグでは、デバッグしたい特定番地で中
央処理装置の動作を止め、その時のレジスタ内容，メモ
リ内容等を確認する手法をとる。これをブレークと称す
るが、これにはソフトブレークとハードブレークが存在
する。
【０００３】ソフトブレークはブレークしたい番地の内
容を不正命令や決められた割り込み命令に置き換えその
番地を通った時に中央処理装置に割り込みを発生させる
ブレーク方式である。この方式は、プログラム格納メモ
リの内容を書き換える必要があり、ＲＯＭ内のプログラ
ムには適用することができない。
容を不正命令や決められた割り込み命令に置き換えその
番地を通った時に中央処理装置に割り込みを発生させる
ブレーク方式である。この方式は、プログラム格納メモ
リの内容を書き換える必要があり、ＲＯＭ内のプログラ
ムには適用することができない。
【０００４】一方、ハードブレーク方式は、図４に示す
ように中央処理装置３のアドレスバス５に接続されたア
ドレス一致検出回路１を持つ。このアドレス一致検出回
路１内のアドレスレジスタ７にはあらかじめブレークを
させたい番地の値を設定しておく。アドレスバス５とア
ドレスレジスタ７の値の比較をアドレス一致検出回路１
は常に行なっており、中央処理装置３がプログラム格納
メモリ４からその番地をプログラムを読み込んだことを
アドレス一致検出回路１で検出し、その瞬間アドレス一
致検出回路１は、中央処理装置３に対し割り込みを発生
しブレークする。
ように中央処理装置３のアドレスバス５に接続されたア
ドレス一致検出回路１を持つ。このアドレス一致検出回
路１内のアドレスレジスタ７にはあらかじめブレークを
させたい番地の値を設定しておく。アドレスバス５とア
ドレスレジスタ７の値の比較をアドレス一致検出回路１
は常に行なっており、中央処理装置３がプログラム格納
メモリ４からその番地をプログラムを読み込んだことを
アドレス一致検出回路１で検出し、その瞬間アドレス一
致検出回路１は、中央処理装置３に対し割り込みを発生
しブレークする。
【０００５】
【発明が解決しようとする課題】上述した従来のハード
ブレーク方式では、アドレス一致検出回路１を複数持つ
ことにより複数の場所に同時にブレークをかけることが
できるが、条件分岐命令においてその条件が成立した場
合にブレークさせる、あるいは条件が成立しない場合に
ブレークを発生させるということができない。
ブレーク方式では、アドレス一致検出回路１を複数持つ
ことにより複数の場所に同時にブレークをかけることが
できるが、条件分岐命令においてその条件が成立した場
合にブレークさせる、あるいは条件が成立しない場合に
ブレークを発生させるということができない。
【０００６】また、分岐命令直後の命令にブレークを設
定すると、中央処理装置３はプログラムの先読みを行な
うために実際にその命令を実行しないにも関わらず、ブ
レークを発生してしまい、実際にその番地を実行した時
にブレークをかけることができない。
定すると、中央処理装置３はプログラムの先読みを行な
うために実際にその命令を実行しないにも関わらず、ブ
レークを発生してしまい、実際にその番地を実行した時
にブレークをかけることができない。
【０００７】本発明の目的は、条件分岐命令で条件が成
立する場合と、成立しない場合に分けブレークポイント
を設定でき、かつ分岐命令直後の命令が実行された時に
のみブレークがかけられるハードブレーク方式を提供す
ることにある。
立する場合と、成立しない場合に分けブレークポイント
を設定でき、かつ分岐命令直後の命令が実行された時に
のみブレークがかけられるハードブレーク方式を提供す
ることにある。
【０００８】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係るハードブレーク方式は、プログラムを
順次読みだし処理を行なう中央処理装置を有する装置に
おいて、アドレスバスを監視し、その値の一致を検出す
る２組のアドレス一致検出回路と、２組のアドレス一致
検出回路間の時間を監視する時間監視回路とを有するも
のである。
め、本発明に係るハードブレーク方式は、プログラムを
順次読みだし処理を行なう中央処理装置を有する装置に
おいて、アドレスバスを監視し、その値の一致を検出す
る２組のアドレス一致検出回路と、２組のアドレス一致
検出回路間の時間を監視する時間監視回路とを有するも
のである。
【０００９】また、前記時間監視回路は、一定時間内に
前記２組のアドレス一致検出回路両方でアドレス一致を
検出した場合に前記中央処理装置に割り込みを発生する
ものである。
前記２組のアドレス一致検出回路両方でアドレス一致を
検出した場合に前記中央処理装置に割り込みを発生する
ものである。
【００１０】また、前記時間監視回路は、一定時間内に
片方のアドレス一致検出回路のみでアドレス一致を検出
した場合に前記中央処理装置に割り込みを発生するもの
である。
片方のアドレス一致検出回路のみでアドレス一致を検出
した場合に前記中央処理装置に割り込みを発生するもの
である。
【００１１】
【作用】２組のアドレス一致検出回路と、２組のアドレ
ス一致検出回路間の時間を監視する時間監視回路とを有
し、２箇所でのアドレス一致と、その時間間隔を監視す
る。
ス一致検出回路間の時間を監視する時間監視回路とを有
し、２箇所でのアドレス一致と、その時間間隔を監視す
る。
【００１２】
【実施例】次に本発明について図面を参照して説明す
る。図１は、本発明の一実施例を示すブロック図であ
る。
る。図１は、本発明の一実施例を示すブロック図であ
る。
【００１３】図１において、本実施例に係るハードブレ
ーク方式は、中央処理装置３と、プログラム格納メモリ
４と、２組のアドレス一致検出回路１ａ，１ｂと、時間
監視回路２と、アドレスバス５及びデータバス６から構
成される。
ーク方式は、中央処理装置３と、プログラム格納メモリ
４と、２組のアドレス一致検出回路１ａ，１ｂと、時間
監視回路２と、アドレスバス５及びデータバス６から構
成される。
【００１４】各アドレス一致検出回路１ａ，１ｂ内に
は、アドレスレジスタ７ａ，７ｂをそれぞれ有してい
る。
は、アドレスレジスタ７ａ，７ｂをそれぞれ有してい
る。
【００１５】中央処理装置３は、アドレスバス５にアド
レスを出力し、プログラム格納メモリ４からそのアドレ
スのプログラムをデータバス６を通じ順次読みだし処理
を行なう。
レスを出力し、プログラム格納メモリ４からそのアドレ
スのプログラムをデータバス６を通じ順次読みだし処理
を行なう。
【００１６】アドレス一致検出回路１ａ，１ｂは、アド
レスバス５に接続されており、あらかじめ中央処理装置
３からアドレスレジスタ７ａ，７ｂに設定されていた値
との比較を常に行なっている。
レスバス５に接続されており、あらかじめ中央処理装置
３からアドレスレジスタ７ａ，７ｂに設定されていた値
との比較を常に行なっている。
【００１７】アドレスレジスタ７ａ，７ｂに設定されて
いる値は、ブレークを発生させたい番地である。アドレ
ス一致検出回路１ａ，１ｂで一致を検出したら一致が発
生したことを示す情報を時間監視回路２に通知する。以
降この通知をブレーク通知と称する。
いる値は、ブレークを発生させたい番地である。アドレ
ス一致検出回路１ａ，１ｂで一致を検出したら一致が発
生したことを示す情報を時間監視回路２に通知する。以
降この通知をブレーク通知と称する。
【００１８】時間監視回路２は、２組のアドレス一致検
出回路１ａ，１ｂと接続されており、両者の通知の時間
を監視する。時間監視回路２は、次の３つの場合の事象
が発生した時に割り込みを中央処理装置３に発生するこ
とができる。以下のどの場合に割り込みを発生させるか
はあらかじめ中央処理装置３から時間監視回路２に対し
設定しておく。
出回路１ａ，１ｂと接続されており、両者の通知の時間
を監視する。時間監視回路２は、次の３つの場合の事象
が発生した時に割り込みを中央処理装置３に発生するこ
とができる。以下のどの場合に割り込みを発生させるか
はあらかじめ中央処理装置３から時間監視回路２に対し
設定しておく。
【００１９】２組のアドレス一致検出回路１ａ，１ｂ
から通知されるブレーク通知の時間を監視しないでどち
らか一方でもブレーク通知がきた場合、中央処理装置３
に対し割り込みを発生する。
から通知されるブレーク通知の時間を監視しないでどち
らか一方でもブレーク通知がきた場合、中央処理装置３
に対し割り込みを発生する。
【００２０】一方のアドレス一致検出回路１ａからブ
レーク通知を受けてその後一定時間内に他方のアドレス
一致検出回路１ｂからブレーク通知を受けた場合、中央
処理装置３に対し割り込みを発生する。
レーク通知を受けてその後一定時間内に他方のアドレス
一致検出回路１ｂからブレーク通知を受けた場合、中央
処理装置３に対し割り込みを発生する。
【００２１】一方のアドレス一致検出回路１ａからブ
レーク通知を受けてその後一定時間内に他方のアドレス
一致検出回路１ｂからブレーク通知を受けなかった場
合、中央処理装置３に対し割り込みを発生する。
レーク通知を受けてその後一定時間内に他方のアドレス
一致検出回路１ｂからブレーク通知を受けなかった場
合、中央処理装置３に対し割り込みを発生する。
【００２２】上記の場合は、従来の技術のところで説
明したハードブレーク方式であり、アドレスレジスタ７
ａ，７ｂにブレークさせたいアドレスの値をあらかじめ
中央処理装置３から設定しておき、その値とアドレスバ
ス５の値が一致した時、中央処理装置３に対し割り込み
を発生し、特定番地のブレークを実現することができ
る。
明したハードブレーク方式であり、アドレスレジスタ７
ａ，７ｂにブレークさせたいアドレスの値をあらかじめ
中央処理装置３から設定しておき、その値とアドレスバ
ス５の値が一致した時、中央処理装置３に対し割り込み
を発生し、特定番地のブレークを実現することができ
る。
【００２３】上記の場合を図２を用いて説明する。図
２は中央処理装置のプログラムの一部を示しており、Ｂ
Ｂ番地にある条件分岐命令の前のＡＡ番地に判断命令が
あり、その判断命令の結果により次の条件分岐命令でＹ
Ｙ番地に分岐するか、分岐せず次のＣＣ番地の命令を実
行する。
２は中央処理装置のプログラムの一部を示しており、Ｂ
Ｂ番地にある条件分岐命令の前のＡＡ番地に判断命令が
あり、その判断命令の結果により次の条件分岐命令でＹ
Ｙ番地に分岐するか、分岐せず次のＣＣ番地の命令を実
行する。
【００２４】ＹＹ番地への分岐が発生した場合にブレー
クを発生させたい場合は、アドレスレジスタ７ａにＢ
Ｂ，アドレスレジスタ７ｂにＹＹの値を予め設定してお
く。アドレス一致検出回路１ａ，１ｂは、常にアドレス
バス５とアドレスレジスタ７ａ，７ｂとの値の一致を監
視している。
クを発生させたい場合は、アドレスレジスタ７ａにＢ
Ｂ，アドレスレジスタ７ｂにＹＹの値を予め設定してお
く。アドレス一致検出回路１ａ，１ｂは、常にアドレス
バス５とアドレスレジスタ７ａ，７ｂとの値の一致を監
視している。
【００２５】時間監視回路２がアドレス一致検出回路１
ａからブレーク通知を受け一定時間内にアドレス一致検
出回路１ｂからブレーク通知を受けた場合に、時間監視
回路２は中央処理装置３に対し割り込みを発生する。こ
こで一定時間とは中央処理装置３が分岐するのに必要と
する実行時間よりも大きく、なるべくその値に近い値で
ある。この値は、中央処理装置３から設定できるように
してもよいし、その値がハードウェア設計時決定できる
ならば、その固定値をハードウェアとして実現してもよ
い。尚、中央処理装置３は、時間監視回路２から割り込
みを受けたら直ちにブレーク処理に移る。
ａからブレーク通知を受け一定時間内にアドレス一致検
出回路１ｂからブレーク通知を受けた場合に、時間監視
回路２は中央処理装置３に対し割り込みを発生する。こ
こで一定時間とは中央処理装置３が分岐するのに必要と
する実行時間よりも大きく、なるべくその値に近い値で
ある。この値は、中央処理装置３から設定できるように
してもよいし、その値がハードウェア設計時決定できる
ならば、その固定値をハードウェアとして実現してもよ
い。尚、中央処理装置３は、時間監視回路２から割り込
みを受けたら直ちにブレーク処理に移る。
【００２６】上記の場合を図３を用いて説明する。図
３は図２と同様、中央処理装置のプログラムの一部であ
るが、ＳＳ番地は条件分岐命令ではなく単なる分岐命令
であり、ここを通る処理は必ずＺＺ番地に分岐する。
３は図２と同様、中央処理装置のプログラムの一部であ
るが、ＳＳ番地は条件分岐命令ではなく単なる分岐命令
であり、ここを通る処理は必ずＺＺ番地に分岐する。
【００２７】ＳＳ番地の次のＴＴ番地を実行する場合
は、他の場所から分岐する場合である。ＴＴ番地を実行
した時にブレークさせたい時、の方式でアドレスレジ
スタ７ａにＴＴの値を設定しておく方式ではＳＳ番地を
実行した時も、中央処理装置３はプログラムの先読みを
行なうため、ＴＴ番地もプログラム格納メモリ４から読
んでしまうこととなり、実際にＴＴ番地を実行しないに
も関わらず、ブレークが発生してしまう。
は、他の場所から分岐する場合である。ＴＴ番地を実行
した時にブレークさせたい時、の方式でアドレスレジ
スタ７ａにＴＴの値を設定しておく方式ではＳＳ番地を
実行した時も、中央処理装置３はプログラムの先読みを
行なうため、ＴＴ番地もプログラム格納メモリ４から読
んでしまうこととなり、実際にＴＴ番地を実行しないに
も関わらず、ブレークが発生してしまう。
【００２８】これを避けるため、アドレスレジスタ７ａ
にはＴＴ番地、アドレスレジスタ７ｂにはＺＺ番地を設
定しておき、時間監視回路２がアドレス一致検出回路１
ａからブレーク通知を受け、一定時間内にアドレス一致
検出回路１ｂからブレーク通知を受けなかった場合に、
時間監視回路２は中央処理装置３に対し割り込みを発生
する。
にはＴＴ番地、アドレスレジスタ７ｂにはＺＺ番地を設
定しておき、時間監視回路２がアドレス一致検出回路１
ａからブレーク通知を受け、一定時間内にアドレス一致
検出回路１ｂからブレーク通知を受けなかった場合に、
時間監視回路２は中央処理装置３に対し割り込みを発生
する。
【００２９】また図２で条件分岐命令で分岐しない場合
にブレークを発生したい場合にも、このの方式を使
う。アドレスレジスタ７ａにＢＢ、アドレスレジスタ７
ｂにＹＹの値を予め設定しておき、時間監視回路２がア
ドレス一致検出回路１ａからブレーク通知を受け、一定
時間内にアドレス一致検出回路１ｂからブレーク通知を
受けなかった場合に、時間監視回路２が中央処理装置３
に対し割り込みを発生することにより、条件分岐しなか
った場合にブレークを発生させる。
にブレークを発生したい場合にも、このの方式を使
う。アドレスレジスタ７ａにＢＢ、アドレスレジスタ７
ｂにＹＹの値を予め設定しておき、時間監視回路２がア
ドレス一致検出回路１ａからブレーク通知を受け、一定
時間内にアドレス一致検出回路１ｂからブレーク通知を
受けなかった場合に、時間監視回路２が中央処理装置３
に対し割り込みを発生することにより、条件分岐しなか
った場合にブレークを発生させる。
【００３０】
【発明の効果】以上説明したように本発明のハードブレ
ーク方式は、２組のアドレス一致検出回路と時間監視回
路を設けることにより、条件分岐命令において分岐する
場合及び分岐しない場合、それぞれでブレークを発生さ
せることができる。
ーク方式は、２組のアドレス一致検出回路と時間監視回
路を設けることにより、条件分岐命令において分岐する
場合及び分岐しない場合、それぞれでブレークを発生さ
せることができる。
【００３１】また、プログラムの先読みにより実際に実
行しないのにブレークが発生してしまう場合を回避する
ことができ、その番地の命令を実行した場合にのみブレ
ークを発生することができるという効果がある。
行しないのにブレークが発生してしまう場合を回避する
ことができ、その番地の命令を実行した場合にのみブレ
ークを発生することができるという効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】条件分岐命令を含んだプログラムの一部を示す
図である。
図である。
【図３】分岐命令を含んだプログラムの一部を示す図で
ある。
ある。
【図４】従来のハードブレーク方式を示すブロック図で
ある。
ある。
１ａ，１ｂ アドレス一致検出回路 ２ 時間監視回路 ３ 中央処理装置 ４ プログラム格納メモリ ５ アドレスバス ６ データバス ７ａ，７ｂ アドレスレジスタ
Claims (3)
- 【請求項１】 プログラムを順次読みだし処理を行なう
中央処理装置を有する装置において、 アドレスバスを監視し、その値の一致を検出する２組の
アドレス一致検出回路と、 ２組のアドレス一致検出回路間の時間を監視する時間監
視回路とを有することを特徴とするハードブレーク方
式。 - 【請求項２】 前記時間監視回路は、一定時間内に前記
２組のアドレス一致検出回路両方でアドレス一致を検出
した場合に前記中央処理装置に割り込みを発生すること
を特徴とする請求項１に記載のハードブレーク方式。 - 【請求項３】 前記時間監視回路は、一定時間内に片方
のアドレス一致検出回路のみでアドレス一致を検出した
場合に前記中央処理装置に割り込みを発生することを特
徴とする請求項１に記載のハードブレーク方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4075195A JPH05241898A (ja) | 1992-02-26 | 1992-02-26 | ハードブレーク方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4075195A JPH05241898A (ja) | 1992-02-26 | 1992-02-26 | ハードブレーク方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05241898A true JPH05241898A (ja) | 1993-09-21 |
Family
ID=13569173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4075195A Pending JPH05241898A (ja) | 1992-02-26 | 1992-02-26 | ハードブレーク方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05241898A (ja) |
-
1992
- 1992-02-26 JP JP4075195A patent/JPH05241898A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080623 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 9 Free format text: PAYMENT UNTIL: 20090623 |
|
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